自动测试设备和升级自动测试设备的集成电路测试界面

摘要

本发明公开了一种自动测试设备和升级一自动测试设备的集成电路测试界面，所述集成电路测试界面用以测试一待测组件，所述集成电路测试界面包含至少一引脚，用来接收或传送至少一测试信号至该自动测试设备的一测试机；复数个数字化仪，耦接于该至少一引脚，以产生一数字信号；一处理器，耦接于该复数个数字化仪，用来进行该数字信号的处理；以及一连接件，用来连接该处理器与一计算机设备，以将该处理器的一输出信号传送至该计算机设备；其中，该集成电路测试界面设置于该自动测试设备的该测试机与一针测机之间。

说明书

技术领域

本发明涉及一种集成电路测试界面，尤指一种可升级一自动测试设备， 以测试一待测组件的集成电路测试界面。

背景技术

由于液晶显示器(Liquid Crystal Display，LCD)的低价化与高质量化， 液晶显示器已经被广泛地应用在个人计算机、笔记本电脑(notebook)、个人 数字助理(PDA)、移动电话、电视机，以及钟表等信息产品中。

液晶显示器主要由一至多个源极驱动器(列驱动器，column driver)、一 至多个栅极驱动器(行驱动器，row driver)及一面板所组成。其中，液晶的 穿透率对输入电压(transmittance-voltage)的特性呈非线性曲线。图1显示现 有液晶显示器的一输出电压曲线的示意图。如图1所示，在现有液晶显示器 的面板应用上，内部参考电压VL0～VL6、VH0～VH6对应输入数据产生的 输出电压曲线(即一伽玛曲线)分为正负极性并且有递减性(由负极性往正 极性则为递增)，因此在数字至模拟转换功能的电路中会具有伽玛校正，以补 偿液晶非线性的特性。

由于源极驱动器需要接收多组外部参考电压，将输入的数字信号转成相 应的模拟电压，以输出正确的电压至数据线，进而驱动液晶显示器的面板的 像素进行显示，因此液晶显示器的驱动芯片的主要功能大致上可视为具有数 字至模拟转换功能的电路。因此，在现有技术中，通常是利用测试机(tester) 或测试板(test board)上的数字化仪进行液晶显示器驱动芯片的测试。

集成电路的效能与测试速度一直以来都是产业技术追求的目标。在电子 业迅速蓬勃发展的时代，随着集成电路不断地进步，自动测试设备往往仅使 用了五年即被汰换，以配合电路往高频发展、架构日益复杂化的需求。旧的 机台，如Teradyne J750、SC312、Yokogawa TS6700等的测试规格只适用于测 试单色的液晶显示器驱动芯片(LCD driver IC)，而无法满足目前的彩色液晶 显示器驱动芯片，因此已从业界的生产线淘汰。

随着芯片的售价不断地往下走，集成电路测试的成本势必得降低。其中， 集成电路测试的主要成本花费来自于自动测试设备(Automatic Test  Equipment)的消耗与更新。然而，若是依照以往自动测试设备五年即更新的 汰换速率，集成电路测试的成本将会居高不下，而导致产品失去竞争力。

因此，如何发展低成本的自动测试设备，以大幅降低集成电路测试的成 本，实为本领域的重要课题之一。

发明内容

本发明的其中一目的即在于提供一种低成本的集成电路测试界面，可用 于现有的自动测试设备中，以提升该自动测试设备的测试效能，进而降低集 成电路测试的成本。

本发明公开了一种集成电路测试界面，用来升级一自动测试设备，以测 试一待测组件，该集成电路测试界面包含至少一引脚，用来接收或传送至少 一测试信号至该自动测试设备的一测试机；复数个数字化仪(digitizer)，耦 接于该至少一引脚，以产生一数字信号；一处理器，耦接于该复数个数字化 仪，用来进行该数字信号的处理；以及一连接件，用来连接该处理器与一计 算机设备，以将该处理器的一输出信号传送至该计算机设备；其中，该集成 电路测试界面设置于该自动测试设备的该测试机与一针测机之间。

本发明还公开了一种自动测试设备，以测试一待测组件，该自动测试设 备包含一测试机；一针测机，用来承载该待测组件；一探针卡，耦接于该测 试机，用来探测该待测组件；以及一集成电路测试界面，耦接于该测试机之 外。该集成电路测试界面包含至少一引脚，用来接收或传送至少一测试信号 至该自动测试设备的一测试机；复数个数字化仪，耦接于该至少一引脚，以 产生一数字信号；一处理器，耦接于该复数个数字化仪，用来进行该数字信 号的处理；以及一连接件，用来连接该处理器与一计算机设备，以将该处理 器的一输出信号传送至该计算机设备；其中，该集成电路测试界面设置于该 自动测试设备的该测试机与该针测机之间。

附图说明

图1绘示现有一液晶显示器的一输出电压曲线的示意图。

图2为本发明实施例一自动测试设备20的示意图。

图3为本发明实施例一集成电路测试界面30的示意图。

图4为本发明实施例另一集成电路测试界面40的示意图。

图5为本发明实施例一测试机与一集成电路测试界面602的接脚电子示 意图。

图6为本发明实施例一集成电路测试界面与待测组件的电流流向示意 图。

图7为本发明实施例一集成电路测试界面与待测组件的电流流向示意 图。

图8为本发明实施例一集成电路测试界面80的系统功能方块图。

图9绘示图8的集成电路测试界面80中一组液晶显示器输出通道的示意 图。

图10为关于图8的处理器800与模数转换器804的一种实现方式的示意 图。

图11绘示本发明实施例一现场可编程门阵列中数字信号处理的示意图。

图12为图11所示的最大/最小单元的算法示意图。

图13为图11所示的数字信号处理流程的一输出电压曲线的示意图。

图14为图11所示的平均单元的算法示意图。

图15为图11所示的校正单元的算法示意图。

图16为图2所示的集成电路测试界面202的引脚212A、212B、212C的 信号时序图。

其中，附图标记说明如下：

VL0～VL6、VH0～VH6、VDDA、     内部参考电压

VSSA、Vcom

20                             自动测试设备

200                            测试机

202、30、40、602、80           集成电路测试界面

204                            探针塔

206                            探针卡

208                            针测机

212A、212B、212C               引脚

214、304、404                  连接件

216                            计算机设备

22                             待测组件

300、400、90                   数字化仪

302A、302B、302C、402A、402B、 处理器

402C、606、800

310                            负载板

410                            探针界面板

SIG、SIG1、SIG2                测试信号

802                            运算放大器

804                         模数转换器

BADC、BADC1、BADC2、S_DSP   数字信号

600                         液晶显示器通道

604                         复数个数字化仪

620                         2个数字化仪

622                         参数量测单元

624                         测距电路

FPGA_A、FPGA_B、FPGA_C      现场可编程门阵列

11                          数字信号处理流程

110                         校正单元

112                         最大/最小单元

114                         平均单元

116                         解数据选择器

118、120                    逻辑闸

CAL                         校正值

max                         最大值

min                         最小值

average_pos、average_neg    平均值

RST                         测试结果

pos_sum、neg_sum            加总值

LMT                         门坎值

TOT                         总和

Ideal_Min、Ideal_Max        理想值

RAM_max、RAM_min            存储器

ENB                         致能信号

SAP                         取样信号

具体实施方式

请参考图2，图2为本发明实施例一自动测试设备20的示意图。自动测 试设备20包含一测试机(tester)200、一集成电路测试界面202、一探针塔 (probe tower)204、一探针卡(probe card)206、一针测机(prober)208及 一计算机设备216，以测试一待测组件22(例如一晶圆、一液晶显示器驱动 芯片)的功能、参数与特性。自动测试设备20中的测试机200、探针塔204、 探针卡206、针测机208、计算机设备216等可为旧机台(如Teradyne J750、 SC312、Yokogawa TS6700等)的原始设备，而集成电路测试界面202可整合 一探针界面板(probe interface board)、一负载板(load board)或一探测器板 (probe board)，设置于自动测试设备20的测试机200与针测机208之间， 以安装于自动测试设备20中。

其中，集成电路测试界面202较佳地为一可抽换式界面，包含引脚212A～ 212C、复数个数字化仪、一处理器及一连接件214。集成电路测试界面202 利用引脚212A～212C接收或传送测试信号至测试机200，其包含复数个数字 化仪耦接于引脚212A～212C，以将液晶显示器驱动芯片的模拟测试信号转换 为数字信号，还包含一至数个处理器耦接于该复数个数字化仪，以利于后续 数字信号的处理。然后，经过集成电路测试界面202中的数字化仪、处理器 处理后的测试信号可通过连接件214传送一输出信号至计算机设备216，以 进行测试结果的储存、判断、分析等后续流程。由于自动测试设备20中的测 试机200、探针塔204、探针卡206、针测机208、计算机设备216等可为旧 机台的原始设备，在测试不同规格或更高规格的待测组件22，只需置换成适 当的集成电路测试界面202，并更改复数个数字化仪、处理器的设置，即可 升级现有的自动测试设备，而不需汰换整个自动测试设备，因此可大幅降低 集成电路测试的成本，提升产品的竞争力。

详细来说，请参考图3，图3为本发明实施例一集成电路测试界面30的 示意图。集成电路测试界面30整合负载板310并连接至如Yokogawa TS6700 机台，可用来实现图2的集成电路测试界面202与测试机台的连接关系。如 图3所示，数字化仪300及处理器302A、302B、302C设置于负载板310四 周不影响负载板310的功能的位置，而经过数字化仪300、处理器302A、302B、 302C处理后的测试信号可通过连接件304传送关于测试数据的输出信号至图 2所示自动测试设备20的计算机设备216。连接件304可包含通用串行总线 (Universal Serial Bus，USB)，或其他通用的串行端口如IEEE1394高效能 串联总线等，以将测试数据传送至计算机设备216。

图4绘示本发明实施例另一集成电路测试界面40的示意图。集成电路测 试界面40整合探针界面板410并连接至如Teradyne J750机台，可用来实现 图2的集成电路测试界面202与测试机台的连接关系。如图4所示，数字化 仪400及处理器402A、402B、402C设置于探针界面板410的四周及中央不 影响探针界面板410的功能的位置，而经过数字化仪400、处理器402A、402B、 402C处理后的测试信号可通过连接件404传送关于测试数据的输出信号至图 2所示自动测试设备20的计算机设备216。与集成电路测试界面30类似地， 连接件404可以包含通用串行总线(Universal Serial Bus，USB)，或其他通 用的串行端口如IEEE1394高效能串联总线等，以将测试数据传送至计算机 设备216。

在一些实施例中，测试机中具有专属的液晶显示器通道，例如Yokogawa  TS6700机台的测试机等，此时，本发明的集成电路测试界面可直接连接至此 类测试机的专属的液晶显示器通道(Dedicated LCD channels)，而利用其中的 参数量测单元(Parametric measurement unit，PMU)进行量测。请参考图5， 图5绘示本发明一测试机的液晶显示器通道(LCD channels)600与一集成电 路测试界面602的接脚电子(pin electronic)示意图。液晶显示器通道600可 以是图2所示自动测试设备20的测试机200中专属的液晶显示器信道，而集 成电路测试界面602可以是图2所示自动测试设备20的集成电路测试界面 202(或图3所示的集成电路测试界面30)，复数个数字化仪604可以是图3 所示的数字化仪300，处理器606可以是图3所示的处理器302A、302B、302C。 液晶显示器通道600包含2个数字化仪620，可用来测试液晶显示器的源极 驱动器，而集成电路测试界面602中的复数个数字化仪604耦接于液晶显示 器通道600，其接点位于液晶显示器通道600的参数量测单元622及测距电 路(Ranging Circuit，R/C)624之间，可根据量测需求，通过开关切换是否 直接利用连接参数量测单元622进行量测。

在另一些实施例中，旧机台(如Teradyne J750)的原始设备不包含专属 的液晶显示器通道。在此情况下，可将集成电路测试界面中的数字化仪连接 至旧机台中的一般液晶显示器通道(General LCD channels)，如图6和图7 所示。因此，当自动测试设备进行开路/闭路(open/short)测试时，测试机中 的参数量测单元可限制待测组件22的输出脚位为+/-2V(即利用一般液晶显 示器信道提供箝位电压2V或-2V，图6和图7中的箭头分别表示箝位电压为 2V或-2V时集成电路测试界面与待测组件22之间的电流流向)，使得电流将 流至待测组件22中的二极管，而模数转换器可取得待测组件22的输出数据。

需注意的是，上述的实施例说明集成电路测试界面中的复数个数字化仪 (或模数转换器)可耦接至专属的液晶显示器通道中的参数量测单元，亦可 连接至一般液晶显示器通道中的参数量测单元，但不限于此。在其他实施例 中，还可于液晶显示器通道或测试机之外提供二参数量测单元，分别产生箝 位电压2V及-2V，耦接于复数个数字化仪，以提供另外的测试信号路径，而 增进量测效率。另外提供的参数量测单元亦可整合于探针界面板、负载板或 探测器板中，或其他接近测试机的装置上，而不限于此。

请参考图8，图8为本发明实施例一集成电路测试界面80的系统功能方 块图。集成电路测试界面80可用来实现图2所示的集成电路测试界面202或 图3所示的集成电路测试界面30。于集成电路测试界面80中，一数字化仪 至少包含一运算放大器802及一模数转换器804。测试信号SIG1、SIG2可由 待测组件22直接馈入集成电路测试界面80的运算放大器802，或经由图2 所示的测试机200取得测试信号SIG1、SIG2。处理器800用来实现图3所示 的处理器302A、302B、302C，其可以包含一现场可编程门阵列 (Field-programmable gate array，FPGA)，但不限于此，亦可利用多个现场可 编程门阵列、一至多个特定应用集成电路(Application-specific integrated  circuit，ASIC)、一至多个微处理单元(Micro processing unit，MPU)或一至 多个微控制器(Microcontroller unit，MCU)实现。处理器800可集中、控制 模数转换器804输出的数字信号BADC1、BADC2，并作转换、排序、偏差 校正或运算的处理。其中该处理器800亦耦接一至数个数据传输界面，例如 RS-232或USB，用来与外部计算机，如图2所示的计算机设备216，或储存 设备作连接。

举例来说，本发明可利用旧机台Yokogawa TS6700量测736个液晶显示 器输出通道(channel)。在此情况下，可于一通用的多层负载板上利用92个 8多任务的模数转换器(8-multipexed ADCs)及184个具四组运算放大器 (quad-OPAs)的芯片来实现图8中的运算放大器802及模数转换器804，并 且在该负载板上定义出112个数字接脚及736个液晶显示器接脚，及其所需 的电源、装置的控制线路，例如按钮或液晶显示模块等。

于另一实施例中，本发明可利用旧机台Teradyne J750量测2208个液晶 显示器输出通道(channel)。在此情况下，可利用138个8多任务的模数转换 器(8-multipexed ADCs)及276个具四组运算放大器(quad-OPAs)的芯片来 实现图8中的运算放大器802及模数转换器804。另外，若是需要符合双液 晶显示器输出信道的规格，可另加入276个四组单刀双掷的(quad-Single Pole  Double Throw，quad-SPDTs)开关芯片，以完成可支持共2208个液晶显示器 输出信道的集成电路测试界面。

为了避免液晶产生极化现象，液晶显示器的源极驱动器芯片需要双极的 输入范围。图9绘示图8的集成电路测试界面80中一组液晶显示器输出通道 的示意图。其中，模数转换器804可采用串行外围界面(Serial peripheral  interface，SPI)的同步序列数据协议，其包含四个接脚，分别用于承载时钟、 数据输入(Data In，DIN)、数据输出(Data Out，DOUT)及芯片选择(Chip  Select，CS)的信号，以减少模数转换器804的封装面积，并简化模数转换器 804与处理器800之间的线路布局。需注意的是，模数转换器804与处理器 800之间的数据传输可不限于使用SPI的同步序列数据协议。举例来说，于另 一些实施例中，可使用交互整合电路(Inter-Integrated Circuit，I²C)或高速 低电压差动信号(Low-Voltage Differential Signaling，LVDS)等作为模数转换 器804与处理器800之间的数据传输界面。

此外，于集成电路测试界面中还可包含3.3V、1.2V及2.5V的稳压器， 3.3V的稳压器可用于处理器800的输出/输入电源(I/O power)及模数转换器 804的数字电源，1.2V的稳压器可用于处理器800的核心电源(core power)， 而2.5V的稳压器可用于处理器800中相位锁定回路的电压源。

测试信号SIG传送至集成电路测试界面的数字化仪90，经转换为数字信 号BADC后，交由处理器800(例如一至多个现场可编程门阵列)进行数字 信号处理，以对测试信号SIG的进行校正。校正流程包含判断每一组液晶显 示器输出通道的增益及偏移。在一实施例中，校正的方程式可利用下列公式 表示

y＝Mx+C      (1)

其中，C代表偏移量，M代表比例因子，x代表校正前的数据，而y代 表校正过后的输出数据。欲减少零点的误差时，可将旧机台Yokogawa TS6700 内液晶显示器的参数量测单元设为数字化仪的可输入最小值，然后再量测实 际的二进制输入码，并将量测而得的实际值与理想值比较，两者的差异即为 C值。另一方面，欲减少增益的误差时，可将旧机台Yokogawa TS6700内液 晶显示器的参数量测单元设为数字化仪的可输入最大值，然后再量测实际的 二进制输入码，并将量测而得的实际值与理想值比较，两者的差异即为增益 的误差值，由此可得知比例因子的M值。

值得注意的是，集成电路测试界面中的处理器可以依不同功能需求区分 为一个以上的处理单元，以便于管理。如图10所示，现场可编程门阵列 FPGA_A、FPGA_B、FPGA_C可用来实现图8中的处理器800，现场可编程 门阵列FPGA_A、FPGA_B分别连接至二组模数转换器804，而现场可编程 门阵列FPGA_A、FPGA_B处理过后的数据将传送至现场可编程门阵列 FPGA_C以执行进一步的运算。

现场可编程门阵列需处理模数转换器804的串行外围界面，亦即，设置 模数转换器804的缓存器，然后取得串行数据。举例来说，若是利用92个8 多任务的模数转换器及184个具四组运算放大器的芯片量测736个液晶显示 器输出信道，则代表模数转换器804的串行外围界面具有468个输入输出单 元(Input output，IO)。在此情况下，现场可编程门阵列FPGA_C与现场可编 程门阵列FPGA_A、FPGA_B之间分别可利用8位的数据总线进行数据传输， 而现场可编程门阵列FPGA_A、FPGA_B可分别连接至46个8多任务的模数 转换器，以处理模数转换器的串行外围界面。现场可编程门阵列FPGA_A、 FPGA_B可将模数转换器输出的串行数据转换为并列数据，然后将并列数据 传送至现场可编程门阵列FPGA_C执行进一步的运算。接着，现场可编程门 阵列FPGA_C可对量测而得的原始数据进行校正、计算，以得到一测试结果 (例如，测试通过或不通过)。

现场可编程门阵列FPGA_C可包含高速的平行数字加法器、乘法器及除 法器。由于液晶非线性的特性，因此通常测试液晶显示器驱动芯片是否通过 测试，并萃取最大值/最小值及平均值。图11绘示本发明实施例一现场可编 程门阵列中数字信号处理流程11的示意图。数字信号处理流程11可利用图 10的现场可编程门阵列FPGA_C实现。图11的实施例是以待测组件为一6 位的单芯片液晶显示器驱动芯片为例。模数转换器804转换后而得的数字信 号BADC1、BADC2经过现场可编程门阵列FPGA_A、FPGA_B的初步处理 后，形成数字信号S_DSP。数字信号S_DSP在传送至现场可编程门阵列 FPGA_C后，首先可经由一校正单元110判断每一组液晶显示器输出通道的 增益及偏移，然后通过一最大/最小单元112及一平均单元114计算出相关于 测试信号SIG的最大/最小值及平均值。每一个液晶显示器通道上的最大/最小 值及平均值计算出来后，经过解数据选择器(De-multiplexer)116及逻辑闸 118、120的处理，可得出一测试结果RST，显示待测组件22是否通过测试。

请参考图12，图12为图11所示的最大/最小单元112的算法示意图。关 于运算最大值/最小值的硬件描述语言(Hardware description language，HDL) 程序代码如下：

经由上述运算而得的一输出电压曲线的示意图如图13所示。其中，VRP 与VRN分别代表液晶显示器驱动芯片的正极与负极的64灰阶输出，Pos_max 与Pos_min分别代表液晶显示器驱动芯片通过测试与否的正极最大与最小限 定值，而Neg_max与Neg_min分别代表液晶显示器驱动芯片通过测试与否的 负极最大与最小限定值。

图14为图11所示的平均单元114的算法示意图。关于运算平均值的硬 件描述语言(HDL)程序代码如下：

所有的运算放大器及模数转换器皆具有输入偏移电压(Offset voltage)， 因此，不同的模数转换器的输入最大值可能对应至不同的数字输出值。为了 减少零点的误差及减少增益的误差，需在现场可编程门阵列中先进行校正。 如前所述，校正的方程式以y＝Mx+C表示，为了得到M值及C值，必须先 输入理想值y2、y1，然后利用下列运算取得M值及C值。

M＝(y2-y1)/(x2-x1)；        (2)

C＝y1；              (3)

其中，x2与x1分别为模数转换器的理想值y2、y1所对应的最大值与最 小值。于现场可编程门阵列中，y1及x1可设为固定的数组。再来，需确认 M值是否落于0.9至1.1的范围内，以及确认C值是否落于+/-20LSB的范围 内。根据上述公式可知，现场可编程门阵列需包含一除法器与一减法器，且 需支持可区别正/负号的运算，以正确地计算出C值，而进行校正流程。接着， 根据前述公式(1)，可于现场可编程门阵列中使用一数据选择器、一加法器及 一减法器，以得到校正的输出。

在一实施例中，模数转换器的最低位取代编码(Least significant bit，LSB) 的最大值为7，而整个集成电路测试界面实际的偏移误差不超过15LSB，模 数转换器具有13位，全范围(full range)为8191。因此，总共需15位储存， 故需为现场可编程门阵列设置2组88,320位(15bits x64阶x92个模数转换 器)的随机存取存储器(Random-access memory，RAM)。在另一实施例中， 为了避免设置庞大的存储器，可将数据选择器、除法器、加法器及减法器设 计在同一组现场可编程门阵列中，以节省存储器的使用量。

图15为图11所示的校正单元110的算法示意图。关于运算校正输出的 硬件描述语言(HDL)程序代码如下：

在进行测试操作时，可将测试机设定为主控制器(Master)，而集成电路 测试界面设定为从属控制器(Slave)。作为主控制器的测试机可通过引脚控 制整个自动测试设备的取样启始时间、数量及结束时间，而作为从属控制器 的集成电路测试界面根据测试机下达的指令进行测试及运算，然后输出测试 结果(即待测组件通过测试与否)。在一实施例中，测试机与集成电路测试界 面中处理器的通信可通过三个引脚完成，如图2中的引脚212A、212B、212C。 举例来说，集成电路测试界面中的处理器(如前述现场可编程门阵列 FPGA_C)具有三个输入输出端口，分别连接引脚212A、212B、212C，其信 号时序图如图16所示。第一输入输出端口通过第一引脚212A传送一第一测 试信号至自动测试设备20的测试机200，该第一测试信号包含一致能信号 ENB，以定义开始或结束测试、设定输出测试数据至测试机200，或将输出 值接地以消除噪声；第二输入输出端口通过第二引脚212B传送一第二测试信 号至自动测试设备20的测试机200，该第二测试信号包含一取样信号SAP， 以决定待测组件22的取样次数、输出测试机200的设定值，或将输出值接地 以消除噪声；而第三输入输出端口通过第三引脚212C传送一第三测试信号至 自动测试设备20的测试机200，该第三测试信号包含由现场可编程门阵列运 算而得的一测试结果RST。当开始测试时，集成电路测试界面中的处理器会 将测试结果RST的时序设置为0，而当结束测试后，测试结果RST被设置为 1，则代表待测组件22通过测试。

上述实施例是以三个引脚区分集成电路测试界面中的处理器所输出的数 据，但不限于此，亦可依不实际制作需求，采用其他数目的(即一至多个) 引脚，以作为集成电路测试界面与测试机之间的通信。

测试结果RST除了可直接由集成电路测试界面的引脚(如，负责传送测 试结果RST的第三引脚212C)读取之外，亦可连同测试的原始数据(Raw data) 一并通过如通用串行总线等连接件214传送至计算机设备216进行储存或更 进一步的分析。

综上所述，本发明的集成电路测试界面利用复数个数字化仪及处理器整 合探针界面板、一负载板或一探测器板，以在测试机之外进行转换、排序、 偏差校正或运算的处理，因此可升级旧有的机台。此外，利用本发明的集成 电路测试界面，测试时间可大幅缩短，而相较于可测试相同规格的现有机台， 本发明的自动测试设备具有较快的测试速度。因此可大幅地缩减测试成本及 时间，提升产品的竞争力。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本 领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。