时延调整方法和数据转换器

摘要

本发明提供一种时延调整方法和数据转换器，所述时延调整方法包括：数据转换器的时延调整单元接收固定时钟；所述时延调整单元采用第一调整量对所述固定时钟进行调整，获得采样时钟，以及采用第二调整量对所述固定时钟进行调整，获得用于数字处理的时钟；所述时延调整单元将所述采样时钟发送给所述数据转换器的转换器核，以及将所述用于数字处理的时钟发送给所述数据转换器的数字时钟单元。本发明可以在数据转换器内部实现时延调整功能，进而可以降低时钟设计复杂度和实现成本。

说明书

技术领域

本发明涉及通信技术，尤其涉及一种时延调整方法和数据转换器。

背景技术

在数字预失真(Digital Pre-Distortion；以下简称：DPD)线性化技术 中，时延调整是DPD关键技术之一。时延调整的作用是将下行数据和反 馈数据对齐，而下行数据和反馈数据对齐是各种DPD运算的重要前提。

由于在功放、射频通道和滤波器部分实现灵活的时延调整比较困难， 因此现有的时延调整技术一般通过调整数据转换器，例如：模数转换器 (Analog to Digital Converter；以下简称：ADC)或数模转换器(Digital to  Analog Converter；以下简称：DAC)，的时延来实现。

具体地，外部时钟单元送给DAC和/或ADC的时钟具备精确的时延 调整功能，送给DAC和ADC的时延可以分别表示为Δt1和Δt2。单独调 整Δt1或Δt2，或者同时调整Δt1和Δt2的值，都可实现下行和反馈通道 之间的时延差的调整。

对于并行接口的数据转换器，输入时钟只需要一路。此时，在外部时 钟单元实现时延调整是可行的，但是在外部时钟单元实现时延调整功能， 会导致外部时钟单元的设计比较复杂，实现成本偏高。

随着ADC和DAC的采样速率的不断提高，传统的并行数据接口已难 以承载越来越大的数据量。串行-解串行(Serialize-Deserialize；以下简称： Serdes)接口的数据转换器解决了大数据量的问题。

但是，对于Serdes接口的数据转换器，在正常工作时Serdes部分的 工作时钟不能调整，要保持稳定，否则Serdes接口会发生断链，引起业务 中断，例如：掉话。因此，为了达到调整数据转换器时延而不影响Serdes 接口正常工作的目的，外部时钟单元需要同时给数据转换器提供可调整和 不可调整的两路时钟，这样，在外部时钟单元实现Serdes接口的数据转换 器的时延调整功能，会导致外部时钟单元的设计比较复杂，实现成本大幅 提高。

综上所述，现有技术在外部时钟单元实现数据转换器的时延调整功 能，会导致外部时钟单元的设计比较复杂，实现成本偏高。

发明内容

本发明提供一种时延调整方法和数据转换器，以实现在数据转换器内部 实现时延调整功能，降低时钟设计复杂度和实现成本。

本发明一方面提供一种时延调整方法，包括：

数据转换器的时延调整单元接收固定时钟；

所述时延调整单元采用第一调整量对所述固定时钟进行调整，获得采样 时钟，以及采用第二调整量对所述固定时钟进行调整，获得用于数字处理的 时钟；

所述时延调整单元将所述采样时钟发送给所述数据转换器的转换器核， 以及将所述用于数字处理的时钟发送给所述数据转换器的数字时钟单元。

本发明另一方面提供一种数据转换器，包括：时延调整单元、转换器核 和数字时钟单元；所述时延调整单元分别与所述转换器核和所述数字时钟单 元连接；

所述时延调整单元，用于接收固定时钟，采用第一调整量对所述固定时 钟进行调整，获得采样时钟，以及采用第二调整量对所述固定时钟进行调整， 获得用于数字处理的时钟；将所述采样时钟发送给所述转换器核，以及将所 述用于数字处理的时钟发送给所述数字时钟单元；

所述转换器核，用于接收所述时延调整单元发送的采样时钟；

所述数字时钟单元，用于接收所述时延调整单元发送的用于数字处理的 时钟。

本发明再一方面提供一种基站，包括上述数据转换器。

本发明再一方面还提供一种通信系统，包括上述基站。

本发明的技术效果是：数据转换器的时延调整单元接收固定时钟之后， 采用第一调整量对该固定时钟进行调整，获得采样时钟，以及采用第二调整 量对该固定时钟进行调整，获得用于数字处理的时钟；然后时延调整单元将 上述采样时钟发送给数据转换器的转换器核，以及将上述用于数字处理的时 钟发送给数据转换器的数字时钟单元；从而可以在数据转换器内部实现时延 调整功能，进而可以降低时钟设计复杂度和实现成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下 面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在 不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一个实施例中时延调整方法的流程图；

图2为本发明一个实施例中数据转换器的结构示意图；

图3为本发明另一个实施例中数据转换器的结构示意图；

图4为本发明一个实施例中并行接口的数据转换器的结构示意图；

图5为本发明一个实施例中Serdes接口的数据转换器的结构示意图；

图6为本发明实施例提供的时钟分频实现时延调整的原理示意图；

图7为本发明一个实施例中时钟分频实现时延调整的示意图；

图8为本发明一个实施例中模拟延迟线实现时延调整的示意图；

图9为本发明一个实施例中PLL或DLL实现时延调整的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发 明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述， 显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获 得的所有其他实施例，都属于本发明保护的范围。

本发明的技术方案，可以应用于各种通信系统，例如：全球移动通信系 统(Global System of Mobile communication；以下简称：GSM)，码分多址(Code  Division Multiple Access；以下简称：CDMA)系统，宽带码分多址(Wideband  Code Division Multiple Access Wireless；以下简称：WCDMA)，通用分组无线 业务(General Packet Radio Service；以下简称：GPRS)，长期演进(Long Term  Evolution；以下简称：LTE)等。

本发明中的基站，可以是GSM或CDMA中的基站(Base Transceiver  Station；以下简称：BTS)，也可以是WCDMA中的基站(NodeB)，还可以 是LTE中的演进型基站(evolved NodeB；以下简称：eNB或e-NodeB)，本 发明并不限定。

图1为本发明一个实施例中时延调整方法的流程图，如图1所示，该时 延调整方法可以包括：

步骤101，数据转换器的时延调整单元接收固定时钟。

其中，上述固定时钟可以为数据转换器连接的外部时钟单元在完成上电 初始化配置并正常稳定工作后，提供给该数据转换器的相位不变的时钟。

步骤102，时延调整单元采用第一调整量对上述固定时钟进行调整，获 得采样时钟(Sample Clock)，以及采用第二调整量对上述固定时钟进行调整， 获得用于数字处理的时钟。

本实施例中，第一调整量和第二调整量可以相等也可以不等，本发明对 第一调整量和第二调整量的大小不作限定；本发明中，第一调整量和第二调 整量是可调的。

具体地，本实施例的一种实现方式中，第一调整量和第二调整量相等， 时延调整单元接收到固定时钟之后，先采用第一调整量或第二调整量对该固 定时钟进行调整，然后将调整后的固定时钟分为两路，分别作为采样时钟和 用于数字处理的时钟。

本实施例的另一种实现方式中，时延调整单元接收到固定时钟之后，可 以先将该固定时钟分为两路，然后分别采用第一调整量和第二调整量对这两 路时钟进行调整，获得采样时钟和用于数字处理的时钟；本实现方式中，第 一调整量和第二调整量可以相等也可以不等。

本发明中，上述采样时钟为用于采样的时钟。

步骤103，时延调整单元将上述采样时钟发送给上述数据转换器的转换 器核，以及将上述用于数字处理的时钟发送给上述数据转换器的数字时钟单 元。

进一步地，将上述数字时钟用于数字处理的时钟发送给上述数据转换器 的数字时钟单元数字时钟单元之后，该数据转换器的数字时钟单元数字时钟 单元还可以对上述数字时钟用于数字处理的时钟进行处理后发送给上述数据 转换器的先入先出(First Input First Output；以下简称：FIFO)单元，以及对 上述数字时钟用于数字处理的时钟进行处理后发送给上述数据转换器的数字 处理单元(Digital Processing Unit)。需要说明的是，数字时钟单元数字时钟 单元发送给FIFO单元和数字处理单元的时钟所经过的处理是不同的，也就是 说，数字时钟单元数字时钟单元将上述数字时钟用于数字处理的时钟进行不 同处理后分别发送给FIFO单元和数字处理单元。另外，在具体实现时，由于 数字处理单元中各模块的频率不一样，因此数字时钟单元数字时钟单元发送 给数字处理单元的时钟可能有多个。

本实施例的一种实现方式中，上述数据转换器的串行-解串行时钟单元也 可以接收上述固定时钟，对上述固定时钟进行处理后发送给上述数据转换器 的串行-解串行单元；然后该串行-解串行单元对串行-解串行时钟单元发送的 时钟进行处理后发送给上述数据转换器的FIFO单元。

本实施例中，上述时延调整单元可以通过时钟分频方式、模拟延迟线方 式、延迟锁定环(Delay Locked Loop；以下简称：DLL)方式或锁相环(Phase  Locked Loop；以下简称：PLL)方式实现。

上述实施例中，数据转换器的时延调整单元接收固定时钟之后，采用第 一调整量对该固定时钟进行调整，获得采样时钟，以及采用第二调整量对该 固定时钟进行调整，获得用于数字处理的时钟；然后时延调整单元将上述采 样时钟发送给数据转换器的转换器核，以及将上述用于数字处理的时钟发送 给数据转换器的数字时钟单元；从而可以在数据转换器内部实现时延调整功 能，进而可以降低时钟设计复杂度和实现成本。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步 骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可 读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而 前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码 的介质。

图2为本发明一个实施例中数据转换器的结构示意图，本实施例中的数 据转换器可以实现本发明图1所示实施例的流程，如图2所示，该数据转换 器20可以包括：时延调整单元21、转换器核22和数字时钟单元23；其中， 时延调整单元21分别与转换器核22和数字时钟单元23连接；

本实施例中，时延调整单元21，用于接收固定时钟，采用第一调整量对 上述固定时钟进行调整，获得采样时钟，以及采用第二调整量对上述固定时 钟进行调整，获得用于数字处理的时钟；然后，将上述采样时钟发送给转换 器核22，以及将上述用于数字处理的时钟发送给数字时钟单元23；其中，上 述固定时钟可以是数据转换器20连接的外部时钟单元发送给时延调整单元 21的；本实施例中，第一调整量和第二调整量可以相等也可以不等，本发明 对第一调整量和第二调整量的大小不作限定；本发明中，第一调整量和第二 调整量是可调的。

其中，上述固定时钟可以为数据转换器20连接的外部时钟单元在完成上 电初始化配置并正常稳定工作后，提供给该数据转换器20的相位不变的时 钟。本发明实施例中外部时钟单元是指独立于数据转换器且位于数据转换器 外部的时钟单元。

具体地，本实施例的一种实现方式中，第一调整量和第二调整量相等， 时延调整单元21接收到固定时钟之后，先采用第一调整量或第二调整量对该 固定时钟进行调整，然后将调整后的固定时钟分为两路，分别作为采样时钟 和用于数字处理的时钟。

本实施例的另一种实现方式中，时延调整单元21接收到固定时钟之后， 可以先将该固定时钟分为两路，然后分别采用第一调整量和第二调整量对这 两路时钟进行调整，获得采样时钟和用于数字处理的时钟；本实现方式中， 第一调整量和第二调整量可以相等也可以不等。

本发明中，上述采样时钟为用于采样的时钟。

具体地，时延调整单元21可以通过时钟分频方式、模拟延迟线方式、 DLL方式或PLL方式实现。

转换器核22，用于接收时延调整单元21发送的采样时钟。

举例来说，转换器核22为数据转换器20的核心器件，转换器核22包括 ADC核和DAC核，其中，ADC核可以实现模数转换，DAC核可以实现数模 转换。

数字时钟单元23，用于接收时延调整单元21发送的用于数字处理的时 钟。

举例来说，数字时钟单元23可以为FIFO单元和数字处理单元提供工作 所需要的时钟。

进一步地，上述数据转换器20还可以包括：FIFO单元24和数字处理单 元25；FIFO单元24与数字时钟单元23和数字处理单元25连接，数字处理 单元25与数字时钟单元23和转换器核22连接；

本实施例中，数字时钟单元23，还用于对上述用于数字处理的时钟进行 处理后发送给FIFO单元24，以及对上述用于数字处理的时钟进行处理后发 送给数字处理单元25。需要说明的是，数字时钟单元23发送给FIFO单元24 和数字处理单元25的时钟所经过的处理可以是不同的，也就是说，数字时钟 单元23可以将上述用于数字处理的时钟进行不同处理后分别发送给FIFO单 元24和数字处理单元25。另外，在具体实现时，由于数字处理单元25中各 模块的频率不一样，因此数字时钟单元23发送给数字处理单元25的时钟可 能有多个。

举例来说，FIFO单元24可以为同步FIFO(Synchronous FIFO)或异步 FIFO(Asynchronous FIFO)，优选地，本实施例中的FIFO单元24可以为异 步FIFO，用于实现时钟域隔离和转换功能，比如实现外部时钟域到本地时钟 域的转换。

数字处理单元25用于实现数字信号处理功能，对ADC来说，数字处理 单元25主要包括数字控制振荡器(Numerically Controlled Oscillator；以下简 称：NCO)、滤波、抽取等数字下变频器(Digital Down Converter；以下简称： DDC)数字部件；对DAC来说，数字处理单元25主要包括插值、滤波、NCO 等数字上变频器(Digital Up Converter；以下简称：DUC)数字部件。

上述实施例中，数据转换器20的时延调整单元21接收固定时钟之后， 采用第一调整量对该固定时钟进行调整，获得采样时钟，以及采用第二调整 量对该固定时钟进行调整，获得用于数字处理的时钟；然后时延调整单元21 将上述采样时钟发送给数据转换器20的转换器核22，以及将上述用于数字 处理的时钟发送给数据转换器20的数字时钟单元23；从而可以在数据转换 器20内部实现时延调整功能，进而可以降低时钟设计复杂度和实现成本。

图3为本发明另一个实施例中数据转换器的结构示意图，与图2所示的 数据转换器20相比，不同之处在于，本实施例中的数据转换器20还可以包 括：Serdes时钟单元26和Serdes单元27；Serdes时钟单元26与Serdes单元 27连接，Serdes单元27与FIFO单元24连接；

其中，Serdes时钟单元26，用于接收上述固定时钟，对上述固定时钟进 行处理后发送给上述数据转换器20的Serdes单元27；其中，上述固定时钟 可以是数据转换器20连接的外部时钟单元发送给Serdes时钟单元26的；

举例来说，Serdes时钟单元26可以为Serdes单元27提供工作所需要的 同步和时钟信号。

Serdes单元27，用于接收Serdes时钟单元26发送的时钟。

进一步地，Serdes单元27，还用于对Serdes时钟单元26发送的时钟进 行处理后发送给上述数据转换器20的FIFO单元24。

举例来说，Serdes单元27可以实现串行-解串行功能，对于ADC来说， Serdes单元27可以将上述实现模数转换功能的数据转换器20内部的并行数 据串行化，发送给现场可编程门阵列(Field Programmable Gate Array；以下 简称：FPGA)或专用集成电路(Application Specific Integrated Circuits；以下 简称：ASIC)进行处理；对于DAC来说，Serdes单元27可以将来自于FPGA 或ASIC的串行数据并行化，送到上述实现数模转换功能的数据转换器20内 部进行处理。

本实施例中，固定时钟在时延调整单元21之前一分为二，一路发送给时 延调整单元21，一路发送给Serdes时钟单元26。

本实施例提供的数据转换器20中，具体地，对于DAC，Serdes单元27 发送给FIFO单元24的固定时钟可以作为FIFO单元24的写时钟，数字时钟 单元23发送给FIFO单元24的用于数字处理的时钟可以作为FIFO单元24 的读时钟，这时转换器核22为DAC核；对于ADC，Serdes单元27发送给 FIFO单元24的固定时钟可以作为FIFO单元24的读时钟，数字时钟单元23 发送给FIFO单元24的用于数字处理的时钟可以作为FIFO单元24的写时钟， 这时转换器核22为ADC核；从而可以实现将Serdes单元27的时钟与其他 时钟从源头分开，通过FIFO单元24隔离，可以实现调整数据转换器20时延 不影响Serdes接口的目的。

上述数据转换器20中，只需一路时钟输入即可实现对时延进行调整并且 不影响Serdes接口的正常工作，简化了时钟的设计，降低了时钟的实现成本。

本发明图1～图3所示实施例中的数据转换器可以为并行接口的数据转换 器，也可以为Serdes接口的数据转换器。

图4为本发明一个实施例中并行接口的数据转换器的结构示意图，如图 4所示，该并行接口的数据转换器可以包括：时延调整单元41、ADC或DAC 核42、数字时钟单元43、FIFO单元44和数字处理单元45。

本实施例中，时延调整单元41接收固定时钟之后，采用第一调整量对该 固定时钟进行调整，获得采样时钟；以及采用第二调整量对该固定时钟进行 调整，获得用于数字处理的时钟；然后时延调整单元41将采样时钟发送给 ADC或DAC核42，将用于数字处理的时钟发送给数字时钟单元43；本实施 例中，第一调整量和第二调整量可以相等也可以不等，本发明对第一调整量 和第二调整量的大小不作限定。具体地，本实施例中的时延调整单元41可以 实现本发明图2所示实施例中时延调整单元21的功能。

进一步地，数字时钟单元43对上述用于数字处理的时钟进行处理后发送 给FIFO单元44，以及对上述用于数字处理的时钟进行处理后发送给数字处 理单元45；需要说明的是，数字时钟单元43发送给FIFO单元44和数字处 理单元45的时钟所经过的处理是不同的，也就是说，数字时钟单元43将上 述用于数字处理的时钟进行不同处理后分别发送给FIFO单元44和数字处理 单元45。另外，在具体实现时，由于数字处理单元45中各模块的频率不一 样，因此数字时钟单元43发送给数字处理单元45的时钟可能有多个。具体 地，本实施例中的数字时钟单元43可以实现本发明图2所示实施例中数字时 钟单元23的功能。

具体地，本实施例中的ADC或DAC核42可以实现本发明图2所示实 施例中转换器核22的功能；FIFO单元44可以实现本发明图2所示实施例中 FIFO单元24的功能，数字处理单元45可以实现本发明图2所示实施例中数 字处理单元25的功能。

本实施例中，上述时延调整单元41、ADC或DAC核42、数字时钟单元 43、FIFO单元44和数字处理单元45集成在同一个并行接口的数据转换器中， 如图4所示，该并行接口的数据转换器对外引出4个引脚，其中，与FIFO单 元44连接的为数据输入输出(Input/Output；以下简称：I/O)引脚和数据时 钟的输入引脚，与时延调整单元41连接的为用于输入固定时钟的引脚，与 ADC或DAC核42连接的为I/O引脚。

上述并行接口的数据转换器中，增加一个可配置的时延调整单元41，替 代外部时钟单元的时延调整功能对接收的固定时钟进行调整，从而可以实现 简化时钟的设计，以及降低时钟的实现成本。

图5为本发明一个实施例中Serdes接口的数据转换器的结构示意图，如 图5所示，该Serdes接口的数据转换器可以包括：时延调整单元51、ADC 或DAC核52、数字时钟单元53、FIFO单元54、数字处理单元55、Serdes 同步和时钟单元56以及Serdes单元57。

本实施例中，时延调整单元51接收固定时钟之后，采用第一调整量对该 固定时钟进行调整，获得采样时钟；以及采用第二调整量对该固定时钟进行 调整，获得用于数字处理的时钟；然后时延调整单元51将采样时钟发送给 ADC或DAC核52，将用于数字处理的时钟发送给数字时钟单元53；本实施 例中，第一调整量和第二调整量可以相等也可以不等，本发明对第一调整量 和第二调整量的大小不作限定。具体地，本实施例中的时延调整单元51可以 实现本发明图3所示实施例中时延调整单元21的功能。

进一步地，数字时钟单元53对上述用于数字处理的时钟进行处理后发送 给FIFO单元54，以及对上述用于数字处理的时钟进行处理后发送给数字处 理单元55；需要说明的是，数字时钟单元53发送给FIFO单元54和数字处 理单元55的时钟所经过的处理是不同的，也就是说，数字时钟单元53将上 述用于数字处理的时钟进行不同处理后分别发送给FIFO单元54和数字处理 单元55。另外，在具体实现时，由于数字处理单元55中各模块的频率不一 样，因此数字时钟单元53发送给数字处理单元55的时钟可能有多个。具体 地，本实施例中的数字时钟单元53可以实现本发明图3所示实施例中数字时 钟单元23的功能。

本实施例中，Serdes同步和时钟单元56，用于接收上述固定时钟，对上 述固定时钟进行处理后发送给Serdes单元57；其中，上述固定时钟可以是数 据转换器连接的外部时钟单元发送给Serdes同步和时钟单元56的；Serdes 同步和时钟单元56接收的固定时钟与时延调整单元51接收的固定时钟为同 一时钟。本实施例中的Serdes同步和时钟单元56可以实现本发明图3所示实 施例中Serdes时钟单元26的功能。

Serdes单元57，用于接收Serdes时钟单元56发送的时钟。进一步地， Serdes单元57，还用于对Serdes时钟单元56发送的时钟进行处理后发送给 FIFO单元54。

本实施例中，时钟在时延调整单元51之前一分为二，一路发送给时延调 整单元51，一路发送给Serdes同步和时钟单元56。

本实施例提供的Serdes接口的数据转换器中，对于DAC，Serdes单元57 发送给FIFO单元54的固定时钟可以作为FIFO单元54的写时钟，数字时钟 单元53发送给FIFO单元54的用于数字处理的时钟可以作为FIFO单元54 的读时钟，这时转换器核为DAC核；对于ADC，Serdes单元27发送给FIFO 单元24的固定时钟可以作为FIFO单元24的读时钟，数字时钟单元23发送 给FIFO单元24的用于数字处理的时钟可以作为FIFO单元24的写时钟，这 时转换器核为ADC核；从而可以实现将Serdes单元57的时钟与其他时钟从 源头分开，通过FIFO单元54隔离，可以实现调整数据转换器时延不影响 Serdes接口的目的。

具体地，本实施例中的ADC或DAC核52可以实现本发明图3所示实 施例中转换器核22的功能；FIFO单元54可以实现本发明图3所示实施例中 FIFO单元24的功能，数字处理单元55可以实现本发明图2所示实施例中数 字处理单元25的功能。

本实施例中，上述时延调整单元51、ADC或DAC核52、数字时钟单元 53、FIFO单元54、数字处理单元55、Serdes同步和时钟单元56以及Serdes 单元57集成在同一个Serdes接口的数据转换器中，如图5所示，该Serdes 接口的数据转换器对外引出3个引脚，与Serdes单元57连接的引脚为I/O引 脚，与时延调整单元51连接的引脚为用于输入固定时钟的引脚，与ADC或 DAC核52连接的引脚为I/O引脚。

上述实施例中，只需一路时钟输入即可实现对数据转换器的时延进行调 整并且不影响Serdes接口的正常工作，简化了时钟的设计，降低了时钟的实 现成本。

本发明图1～图5所示实施例中，时延调整单元可以通过时钟分频方式、 模拟延迟线方式、DLL方式或PLL方式实现。下面分别对时延调整单元的实 现方式进行介绍。

本发明的一种实现方式中，数据转换器内置的时延调整单元可以通过时 钟分频方式实现，实现原理详述如下：时钟分频后的时钟相位并不确定，取 决于分频计数器的初值。图6为本发明实施例提供的时钟分频实现时延调整 的原理示意图，如图6所示，以2分频为例，如果采用上升沿和下降沿同时 计数，通过设置不同的分频计数器初值，分频后的时钟有4种相位关系。以 此类推，4分频可以实现8种相位关系。

图7为本发明一个实施例中时钟分频实现时延调整的示意图，图7以 Serdes接口的数据转换器为例进行说明。如图7所示，数据转换器输入的固 定时钟频率为数据转换器中采样时钟的N倍，N≥2。上述固定时钟一路直接 发送给Serdes同步和时钟单元，由Serdes同步和时钟单元发送给Serdes单元；

另一路通过数据转换器内置的1/N分频器分频后发送给数字时钟单元和转换 器核(本实施例中为ADC或DAC核)作为工作时钟。通过设置不同的分频 计数器初值，即可实现不同时延的调整。

上述实施例提供的时延调整单元的实现结构简单，实现成本低，受温漂 的影响低，引入时钟性能恶化较小。

本发明的另一种实现方式中，数据转换器内置的时延调整单元也可以通 过模拟延迟线方式实现，图8为本发明一个实施例中模拟延迟线实现时延调 整的示意图，图8以Serdes接口的数据转换器为例进行说明。如图8所示， 数据转换器输入时钟一分为二，一路直接发送给Serdes同步和时钟单元，由 Serdes同步和时钟单元发送给Serdes单元，另一路通过模拟延迟线发送给数 字时钟单元和转换器核(本实施例中为ADC或DAC核)作为工作时钟。通 过设置不同的延迟值，即可实现不同时延的调整。

上述实施例提供的时延调整单元的实现方式电路简单，成本低，精度高， 但受温漂的影响比较大，引入的时钟性能恶化较大。

本发明的再一种实现方式中，数据转换器内置的时延调整单元还可以通 过PLL方式或DLL方式实现，PLL方式和DLL方式常用于现场可编程门阵 列(Field Programmable Gate Array；以下简称：FPGA)的时钟管理模块，可 以方便地进行时延调整。因此可以采用PLL方式或DLL方式实现数据转换 器内置的时延调整单元。图9为本发明一个实施例中PLL或DLL实现时延 调整的示意图，如图9所示，数据转换器输入时钟一分为二，一路发送给Serdes 同步和时钟单元，由Serdes同步和时钟单元发送给Serdes单元，另一路通过 模拟延迟线发送给数字时钟单元和转换器核(本实施例中为ADC或DAC核) 作为工作时钟。通过设置不同的延迟值，即可实现不同时延的调整。

上述实施例提供的时延调整单元的实现方式精度高，但引入的时钟性能 恶化比较大。

本发明提供的时延调整方法和数据转换器，采用在数据转换器内部调整 小数时延的实现方式，仅需在数据转换器内部增加简单的时钟接口电路，即 可替代外部时钟单元的时延调整功能，对产品设计有较大的实用价值。

1)本发明中数据转换器内置时延调整功能，外部时钟单元不需要提供时 延调整功能，从而可以简化时钟的设计，降低时钟的实现成本。

2)本发明对于Serdes接口的数据转换器，数据转换器输入的固定时钟在 时延调整单元之前一分为二，解决了Serdes接口的数据转换器在时延调整时 需要两路时钟的问题，可以大大简化时钟设计，降低实现成本。

本发明实施例还提供一种基站，包括上述实施例中所提供的任意一种数 据转换器。

本发明实施例还提供一种通信系统，包括上述基站。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的 模块或流程并不一定是实施本发明所必须的。

本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述 进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一 个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆 分成多个子模块。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非 对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的 普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进 行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或 者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范 围。