快闪存储器单元以及快闪存储器单元的操作方法

摘要

一种快闪存储器单元及快闪存储器单元的操作方法，该快闪存储器单元包含设置于一半导体基板中的一第一电荷攫取区及一第二电荷攫取区、设置于该第一电荷攫取区的一第一侧的该半导体基板中的一第一掺杂区、设置于该第一电荷攫取区的一第二侧的该半导体基板中的一第二掺杂区、隔离该半导体基板与该第一电荷攫取区及该第二电荷攫取区的一第一介电层、设置于该第一电荷攫取区上方的一第一导体、设置于该第二电荷攫取区上方的一第二导体、隔离该第一导体与该第一电荷攫取区且隔离该第二导体与该第二电荷攫取区的一第二介电层，其中该第二电荷攫取区被设置以影响一载流子沟道的导通性，且该载流子沟道设置于该第一电荷攫取区下方的该半导体基板中。

说明书

技术领域

本发明涉及一种快闪存储器单元以及该快闪存储器单元的操作方法，特别涉及一种具有理论最小面积8F²的多位元快闪存储器单元以及该多位元快闪存储器单元的操作方法。

背景技术

快闪存储器是一种非易失性存储器，因此可容许将数据多次写入、读取、以及擦除。快闪存储器存储的数据即使在装置的电源移除后仍能保存。由于快闪存储器具有上述诸多优点，因此已被广泛地使用在个人计算机以及电子设备上。其中一种典型的快闪存储器单元为隧穿氧化物EPROM存储器单元(Tunnel Oxide EPROM Cell)，或称为ETOX型存储器单元(ETOX为英特尔Intel所注册的商标)。

图1为一公知的ETOX型存储器单元10的剖面图。该ETOX型存储器单元10包含一基板12(具有一导电型态，例如P型)、设置于该基板12内的一源极区14及一漏极区16(具有相反的导电型态，例如N型)、设置于该基板12上的一栅极绝缘膜18(或称隧穿绝缘膜)、设置于该源极区14与该漏极区16的栅极绝缘膜18上的一浮置栅极20(浮置栅极)、通过一隔层绝缘膜22而设置于该浮置栅极20上的一控制栅极24(控制栅极)。

在进行快闪存储器单元的写入操作时，一低电位(例如0V)可作为电位源VS，施加于基板12上，一高电位VPP(例如12V)则作为控制栅极电位VCG，以及一高电位作为漏极电位VD。因此，在源极区14及漏极区16之间流通一接通电流，在漏极区16附近产生成对的热电子及热空穴流。这些空穴(holes)流入基板12而形成基板电流。相对地，热电子则注入浮置栅极20以完成写入的操作，提高控制栅极24的临界值(threshold level)。

数据擦除则可由下述方法实施：施加高电位VPP至源极区14，施加低电位(例如0V)至控制栅极24，并将漏极区16设为浮置状态。如此，浮置栅极的潜在电位(VFG)取决于电位源VS及一电容比，其为控制栅极24与浮置栅极20的电容与浮置栅极20与源极区14的电容的比值。因此，Fowler-Nordheim隧穿电流得以通过介于源极区14及浮置栅极20间的隧穿绝缘薄膜18(约10纳米)，浮置栅极20的电子数减少而完成擦除操作(该临界值则恢复成写入操作前的状态)。

发明内容

本发明涉及一种具有理论最小面积8F²的多位元快闪存储器单元以及该多位元快闪存储器单元的操作方法。

本发明的一实施例提供一种快闪存储器单元，包含设置于一半导体基板中的一第一电荷攫取区(charge-trapping region)及一第二电荷攫取区、设置于该第一电荷攫取区的一第一侧的该半导体基板中的一第一掺杂区、设置于该第一电荷攫取区的一第二侧的该半导体基板中的一第二掺杂区、隔离该半导体基板与该第一电荷攫取区及该第二电荷攫取区的一第一介电层、设置于该第一电荷攫取区上方的一第一导体、设置于该第二电荷攫取区上方的一第二导体、隔离该第一导体与该第一电荷攫取区且隔离该第二导体与该第二电荷攫取区的一第二介电层，其中该第二电荷攫取区被设置以影响一载流子沟道的导通性，且该载流子沟道设置于该第一电荷攫取区下方的该半导体基板中。

本发明的另一实施例提供一种快闪存储器单元的操作方法，包含施加一第一电位于一第一导体，其设置于一半导体基板的一第一电荷攫取区上方、施加一第二电位于一第二导体，其设置于该半导体基板的一第二电荷攫取区上方、施加一第三电位于一第一掺杂区，其设置于该第一电荷攫取区的一第一侧的该半导体基板中、施加一第四电位于一第二掺杂区，其设置于该第一电荷攫取区的一第二侧的该半导体基板中。在一编程操作(programmingoperation)时，该第三电位为一接地电位，该第四电位为一正电位，该第一电位及该第二电位选自该第三电位及该第四电位之间。

本发明的快闪存储器单元具有一理论最小面积值8F²，其中F代表关键尺寸。

上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求范围的其它技术特征将描述于下文。本发明所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中普通技术人员也应了解，这类等效设置无法脱离所附的权利要求所界定的本发明的精神和范围。

附图说明

通过参照前述说明及下列附图，本发明的技术特征得以获得完全了解。

图1示出现有技术的ETOX型存储器单元的剖面图；

图2及图3示出本发明一实施例的快闪存储器单元；

图4示出本发明一实施例的快闪存储器单元的编程操作(programmingoperation)；

图5示出本发明一实施例的快闪存储器单元的擦除操作；以及

图6示出不同的编程操作后载流子沟道的导通行为。

上述附图中的附图标记说明如下：

10    ETOX型存储器单元

12    基板

14    源极区

16    漏极区

18    隧穿绝缘薄膜

20    浮置栅极

22    隔层绝缘膜

24    控制栅极

50    快闪存储器单元

52    半导体基板

62A   第一电荷攫取区

62B   第二电荷攫取区

64A   第一掺杂区

64B   第二掺杂区

66A   第一导体

66B  第二导体

68   第一介电层

70   第二介电层

72   位元线接触

74A  第一字元线

74B  第二字元线

76   位元线

78   完全耗尽区

80   载流子沟道

具体实施方式

图2及图3示出本发明一实施例的快闪存储器单元50，其中图3为沿着图2的剖面线1-1的剖面图。该快闪存储器单元50包括一半导体基板52、设置于该半导体基板52中的一第一电荷攫取区(charge-trapping region)62A以及一第二电荷攫取区62B、设置于该第一电荷攫取区62A的一第一侧的该半导体基板52中的一第一掺杂区64A、设置于该第一电荷攫取区62A的一第二侧的该半导体基板52内的一第二掺杂区64B、隔离该半导体基板52以及该第一电荷攫取区62A与该第二电荷攫取区62B的一第一介电层68、设置于该第一电荷攫取区62A上方的一第一导体66A、以及设置于该第二电荷攫取区62B上方的一第二导体66B。

该快闪存储器单元50还包括一第二介电层70，其隔离该第一电荷攫取区62A与该第一导体66A，且隔离该第二电荷攫取区62B与该第二导体66B。此外，位元线76通过位元线接触72电性连接同一列的该第二掺杂区64B，第一字元线74A电性连接同一行的该第一导体66A，第二字元线74B电性连接同一行的第二导体66B。该快闪存储器单元50具有一纵向宽度2F以及一横向宽度4F，也即该快闪存储器单元50具有一理论最小面积值8F²，其中F代表关键尺寸(critical dimension)。

该第一介电层68作为隧穿氧化层，其电性隔离该第二掺杂层64B及该第一电荷攫取区62A与该第二电荷攫取区62B，且该第二掺杂区64B夹置于该第一电荷攫取区62A以及该第二电荷攫取区62B之间。也即，该第一电荷攫取区62A以及该第二电荷攫取区62B形成一双栅极结构，使得位于该第二掺杂区64B下方的该半导体基板52于读取操作时形成一完全耗尽区78，且该完全耗尽区78介于该第一电荷攫取区62A以及该第二电荷攫取区62B之间。在本发明的一实施例中，该第一导体66A以及该第二导体66B相对于该第二掺杂区64B呈镜像对称。相同地，该第一电荷攫取区62A以及该第二电荷攫取区62B相对于该第二掺杂区64B呈镜像对称。因此，该第一导体66A、该第二导体66B、该第一电荷攫取区62A、以及该第二电荷攫取区62B可通过相同的工艺予以制造。

在本发明的一实施例中，该半导体基板52为硅晶片或是在硅晶片内的阱区，该第一导体66A以及该第二导体66B包含多晶硅，例如掺杂多晶硅，作为控制栅极(CG1及CG2)；该第一电荷攫取区62A以及该第二电荷攫取区62B包含多晶硅，例如掺杂多晶硅，作为浮置栅极(FG1及FG2)；该第一字元线74A以及该第二字元线74B包含金属硅化物；该第一介电层68为氧化硅层，作为栅极氧化层；该第二介电层70作为栅极间介电层，包含氧化硅、氮化硅或其组合物。

图4示出本发明一实施例的快闪存储器单元50的编程操作(programmingoperation)。该第一导体66A以及该第二导体66B作为控制栅极(CG1及CG2)且该第一电荷攫取区62A及该第二电荷攫取区62B作为浮置栅极(FG1及FG2)。所谓的编程操作是将电子注入于浮置栅极中的操作。该编程操作的具体实施方式如下：通过该第一字元线74A施加一第一电位于该第一导体66A；通过该第二字元线74B施加一第二电位于该第二导体66B；施加一第三电位(VG)于该第一掺杂区64A；通过该第二掺杂区64B上的该位元线接触72(CB)，施加一第四电位于该第二掺杂区64B。如此，电荷载流子(例如电子)即可通过热电子注入机制注入浮置栅极。在本发明一实施例中，该第三电位为一接地电位，该第四电位为一正电位，且该第一电位及该第二电位则可选自第三电位与第四电位间的电位。

通过调整施加于该第一导体66A或该第二导体66B的电位，注入浮置栅极的电子数量得以被控制。换言之，该第一导体66A可控制该第一电荷攫取区62A的充电程度(charging level)，而该第二导体66B可控制该第二电荷攫取区62B的充电程度。

由于该第一电荷攫取区62A以及该第二电荷攫取区62B形成一双栅极结构，该第二电荷攫取区62B可影响一载流子沟道80的导电行为，该载流子沟道80位于该第一电荷攫取区62A下方的半导体基板52内。换言之，开启该第一电荷攫取区62A下方的该半导体基板52内的该载流子沟道80的临界电位(threshold voltage)不仅取决于该第一电荷攫取区62A的充电程度，也受该第二电荷攫取区62B的充电程度所影响。因此，开启该载流子沟道80的临界电位(Vth)可调整成下表四个电位之一：

图5示出本发明一实施例的快闪存储器单元的擦除操作。所谓的擦除操作是指将电子从浮置栅极移除的操作。在擦除操作时，施加至该第一掺杂区62A的该第三电位为正电位，且该第一导体66A、该第二导体66B、以及该第二掺杂区64B处于浮置状态，也即该第一电位、该第二电位，以及该第四电位可选自该第三电位至该接地电位之间的电位。如此，通过Fowler-Nordheim隧穿机制，电子可自该第一电荷攫取区62A以及该第二电荷攫取区62B移至该第一掺杂区62A，如下表所示：

图6示出不同的编程操作后该载流子沟道80的导通行为。如前所述，开启该载流子沟道80的临界电位(threshold voltage)不仅取决于该第一电荷攫取区62A(FG1)的充电程度，也受该第二电荷攫取区62B(FG2)的充电程度所影响。如下表所示：

  曲线  FG1  FG2  Vth  A  局  同  +++  B  同  低  ++  C  低  同  +  D  低  低  低

在该快闪存储器单元50的读取操作时，施加于该第一导体66A的第一电位以及施加于该第二掺杂区64B的第四电位实质上相同，而施加于该第一掺杂区64A的第三电位为接地电位，且该第二导体66B处于浮置状态，使得该第二电位为选自第一电位与第三电位间的一电位值。因此，适当的选定施加于该第一导体66A的一读取电位V_CG1，自该第二掺杂区64B所输出的电流I_CB，可通过一位元线接触(CB)并通过四个不同的强度A-D曲线表现出不同的编程操作后该载流子沟道80的导通行为。换言之，该快闪存储器单元50可存储4位元的数据，也即为多位元存储器单元(multi-level cell)。

本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中普通技术人员应了解，在不背离所附权利要求所界定的本发明精神和范围内，本发明的教导及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。

此外，本案的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成分、装置、方法或步骤。本发明所属技术领域中普通技术人员应了解，基于本发明教导及揭示工艺、机台、制造、物质的成分、装置、方法或步骤，无论现在已存在或日后开发的，其与本案实施例揭示以实质相同的方式执行实质相同的功能，而达到实质相同的结果，也可使用于本发明。因此，所附的权利要求用以涵盖用于此类工艺、机台、制造、物质的成份、装置、方法或步骤。