存储器访问调度装置、调度方法与存储器访问控制系统

摘要

一种存储器访问调度装置和访问调度方法，其中的装置包括访问分发装置、访问调度装置和至少一个访问队列装置，所述访问队列装置根据总线访问的类别设置，所述访问分发装置在接收到总线访问后，识别访问的类别，并根据访问的类别将访问分发到对应的访问队列装置中，所述访问调度装置对访问队列装置中的访问进行调度，并按调度后的顺序将访问分别送出。还公开了一种存储器访问控制系统，包括连接到系统总线的存储器访问调度装置以及连接到该存储器访问调度装置的存储器控制器。

说明书

技术领域

本发明有关存储器访问控制，尤其有关于DRAM访问调度装置与调度方法，以及一种存储器访问控制系统。

背景技术

音视频解码系统比较普遍地采用动态随机访问存储器(DRAM)作为存储设备，存放系统所需的数据和控制信息。目前设计的动态随机访问存储器(DRAM)常常采用共享感应放大器架构。采用这种架构的DRAM通常拥有多个存储组(bank)，两次相邻的对同一存储组中同一行(row)的存取操作，只需要在前一次存取操作时打开存储组的该行，在后一次存取操作时则不必再进行打开存储组的操作即可直接进行存取。但在主设备对DRAM的一个存储组中的一个行进行存取操作时，不允许在紧随其后的操作中访问该存储组中另一个行。在需要打开存储组中的另一行进行存取操作时，则要求关闭当前存储组，在预充电后(precharge)再重新打开当前存储组，才能对当前存储组中的另一行进行存取操作。根据DRAM的访问特性，为了获得更高的DRAM带宽利用率，尽量避免频繁地对存储组进行预充电，可以将DRAM中的多个存储组针对系统不同的主设备进行相应的分区。例如，在音视频解码系统中，中央处理单元(CPU)是典型的总线上的主设备，可以直接对存储器进行存取操作。由于视频数据量大、实时处理要求高，视频处理单元通常可以专门作为一个主设备，与CPU类似，可以独立通过总线对存储器进行存取操作。在这样的系统中，可以把DRAM区域的第1和第2个存储组主要分配给CPU，第3和第4个存储组主要分配给视频区。这样CPU和视频处理单元对存储器的存取操作不会访问对方的区域，就从很大程度上避免了频繁的预充电。

在有的应用系统中，可能出现CPU对存储容量的需求增大的情况，而相比较而言，视频处理单元等对DRAM的存储容量的需求的变化几乎可以忽略，整个系统对DRAM的容量大小的需求还是可能小于所提供的DRAM的标准容量，例如64MByte。按照前面提到的存储组的分配，CPU占用2个存储组，视频处理单元需要占用2个存储组，为了满足CPU的存储容量的需求，可能浪费大量的DRAM容量。但是如果使用较小标准容量的DRAM，例如32MByte的DRAM，那么CPU势必要占用至少一部分分配给视频处理单元的视频存储区才能满足其存储需求。这种情形下，CPU也需要访问视频存储区。根据DRAM的访问特性，对同一个存储组内不同存储行(Row)之间的前后两次访问，需要一定量的切换开销，因而CPU和视频处理单元对视频存储区的访问将会增加切换带来的存储器预充电开销。同时，由于相邻的一次访问是对同一存储组的不同存储行时，需要先关闭上一次访问的存储行，才能再打开下一次访问的存储行，这样也容易引起总线传输的延迟，导致存储器的存储组冲突(bank conflict)，影响了总线的使用效率。

另一方面，在分离总线协议下，可以把总线上的请求按级别划分，例如划分成CREQ类型的请求和REQ类型的请求。其中，CREQ类型的访问可以打断REQ类型的访问。为了保证部分主设备，例如CPU，其延时能够得到及时的响应，可以把它的DRAM的访问类型设成是CREQ类型；而另一些对延时要求并非十分敏感的主设备，例如视频处理单元等，可以把它的DRAM访问类型设成是REQ类型。

根据一些总线协议，例如CREQ类型的请求可以随时打断REQ类型的请求的总线协议，对视频存储区的CPU访问可能插入视频处理单元的流突发(Stream Burst)中，可能出现前后两次请求访问DRAM内同一存储组中不同行的情况，造成前后两次行切换开销。这将会使得视频处理单元等主设备访问DRAM的带宽降低、延时加大。

在一些数据处理系统中，总线也可以被用来调整访问序列的顺序。然而，即使总线能很好的将通过它的、对DRAM的访问序列按照最合理的顺序调度，但是由于DRAM控制器之内含有缓存，那些进入缓存的访问还是按照FIFO的顺序去访问DRAM，没有达到根本的、彻底的调度。为了达到对DRAM的访问序列进行最根本的调度，需要在总线调度之后，再对这些已经通过总线、在缓存中排队的访问进行最后的调度。本发明相应的提供了这样一种DRAM访问调度装置。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种存储器访问调度装置，可以更有效的利用存储器的容量，同时又不影响主设备的带宽延时。

本发明的另一目的是提供一种相应的存储器访问调度方法。

本发明的另一目的还在于提供一种包含所述存储器访问调度装置的存储器访问控制系统。

根据本发明的一个方面，提供一种存储器访问调度装置，包括访问分发装置、访问调度装置和至少一个访问队列装置，所述访问队列装置根据总线访问的类别设置，所述访问分发装置在接收到总线访问后，识别访问的类别，并根据访问的类别将访问分发到对应的访问队列装置中，所述访问调度装置对访问队列装置中的访问进行调度，并按调度后的顺序将访问分别送出。

上述的存储器访问调度装置，其中，所述总线访问的类别包括实时CREQ访问、非实时CREQ访问和REQ访问。

上述的存储器访问调度装置，其中，所述访问队列装置根据总线访问类别设置为实时CREQ访问队列、非实时CREQ访问队列和REQ访问队列

上述的存储器访问调度装置，其中，不同类别的总线访问设置在同一个访问队列中，该访问队列中对应于不同类别的总线访问设置不同的访问出口。

上述的存储器访问调度装置，其中，所述访问分发装置根据主设备信息和/或访问地址信息识别总线访问的类别。

上述的存储器访问调度装置，其中，所述访问分发装置根据主设备信息和总线访问的类别为每个总线访问分别写上优先级标识。

上述的存储器访问调度装置，其中，所述访问调度装置根据主设备信息、总线访问的类别和访问的优先级标识进行访问的调度。

上述的存储器访问调度装置，其中，所述访问调度装置优先送出所述实时CREQ访问队列中的访问。

上述的存储器访问调度装置，其中，所述访问调度装置对所述非实时CREQ访问队列和所述REQ访问队列的访问采用公平循环的算法进行仲裁后送出。

上述的存储器访问调度装置，其中，所述访问队列装置可进行优先级提升，改变优先级标识，从而使访问调度装置在调度访问队列装置中的访问时不改变对总线上同一个主设备的访问顺序。

根据本发明的另一方面，提供一种存储器访问控制系统，包括连接到系统总线的存储器访问调度装置以及连接到该存储器访问调度装置的存储器控制器，其中，所述存储器访问调度装置采用上述的存储器访问调度装置。

根据本发明的另一方面，提供一种存储器访问调度方法，包括如下步骤：

a.从系统总线上接收对存储器的总线访问，识别总线访问的类别；

b.根据访问的类别将访问分发到对应的访问队列中；

c.调度对应的访问队列中的访问请求；

d.按调度后的顺序送出访问。

根据上述的方法，其中，所述总线访问的类别包括实时CREQ访问、非实时CREQ访问和REQ访问。

根据上述的方法，其中，所述访问队列根据总线访问类别设置为实时CREQ访问队列、非实时CREQ访问队列和REQ访问队列

根据上述的方法，其中，不同类别的总线访问设置在同一个访问队列中，该访问队列中对应于不同类别的总线访问设置不同的访问出口。

根据上述的方法，其中，所述步骤a根据访问的主设备信息和/或访问地址信息识别总线访问的类别。

根据上述的方法，其中，所述步骤b还包括根据主设备信息和总线访问的类别为每个总线访问分别写上优先级标识。

根据上述的方法，其中，所述步骤c包括根据主设备信息、总线访问的类别和访问的优先级标识进行访问的调度。

根据上述的方法，其中，所述步骤d包括优先送出所述实时CREQ访问。

根据上述的方法，其中，所述步骤d还包括对所述非实时CREQ访问和所述REQ访问采用公平循环的算法进行仲裁后送出。

根据上述的方法，其中，所述访问队列可进行优先级提升，改变优先级标识，从而使得对访问队列的访问时不改变对总线上同一个主设备的访问顺序。

相对于现有技术，本发明采用在系统总线和存储器控制器之间并进一步设置了存储器访问调度装置。在出现对存储器分区访问，或者允许较高优先级访问打断较低优先级访问情况时，可以提前进行对存储器的访问的调度，避免或减少了相邻访问的地址是存储器同一存储组的不同存储行的情形，因而降低了存储器预充电的概率，并减少了切换带来的延迟，使得对存储器的访问效率能够达到最大。

附图说明

以下附图为对本发明示例性实施例的辅助说明，结合以下附图对本发明实施例的阐述，是为进一步揭示本发明的特征所在，但并不限制本发明，图中相同符号代表实施例中相应元件或步骤，其中：

图1为本发明存储器访问控制系统的结构框图。

图2为根据本发明一个实施例的存储器访问调度装置的内部结构示意框图。

图3为根据本发明一个实施例的访问分发模块结构示意图。

图4为本发明存储器访问调度方法的流程图。

图5示出一个流程图，表示如何实现在调度访问时不改变对总线上同一个主设备的访问顺序的方法。

具体实施方式

为便于说明，根据本发明一示例性实施例，访问的存储器例如包括4个存储组(Bank)，并根据不同的主设备划分区域，这里的存储器例如是DRAM。第1存储组B0和第2存储组B1主要分配给CPU使用，简称为CPU存储区；第3存储组B2和第4存储组B3主要分配给视频处理单元使用，简称为视频存储区。为满足一定的存储需求，CPU也允许访问分配给视频处理单元的视频存储区，即第3存储组B2和第4存储组B3。可以理解，在其他实施例中，DRAM可以按照其他形式分配，例如，还可以将DRAM划分为更多的区域分别分配给更多主设备，一部分存储组分配给CPU，一部分存储组分别分配给其他主设备；或者，分配更多或更少一部分存储组给CPU等。在本发明的一个实施例中，系统采用不同级别访问请求的分离总线协议。例如，将访问请求分成较高级别的CREQ访问和较低级别的REQ访问。CREQ类型的访问可以打断REQ类型的访问。而且较高级别的CREQ访问又可进一步分为实时性CREQ访问和非实时性CREQ访问。实时性CREQ访问主要可以用于对延时要求高、并且操作系统使用频繁的访问，而非实时性CREQ访问主要可以用于对延时要求相对不高、或者操作系统使用不频繁的访问。因而，总线上的访问共有三种类别，即实时性CREQ访问、非实时性CREQ访问和REQ访问。本发明的一个实施例中，为了保证CPU的延时得及时响应，CPU的DRAM访问类型是CREQ，允许发出实时性CREQ访问和非实时性CREQ访问两种类别的访问；而视频处理单元的DRAM访问类型是REQ，并且允许CPU的DRAM访问打断视频处理单元的访问。

图1为本发明存储器访问控制系统的结构示意图。参见图1，该存储器访问控制系统具有相互连接的存储器访问调度装置11、系统总线13和存储器控制器15，其连接关系如图所示，其中，存储器访问调度装置位于存储器控制器和系统总线之间。存储器访问调度装置将系统总线上的访问，经过调度之后发到存储器控制器，由存储器控制器送往存储器进行数据的存取；存储器访问调度装置还可以将存储器控制器的响应返回到系统总线上。系统总线和存储器控制器都可采用通用的设计，这里不再赘述。

图2为存储器访问调度装置的内部结构示意框图。存储器访问调度装置11包括访问分发模块111、访问调度模块113和至少一个访问队列(AccessQueen)115。访问队列可以根据访问的类别来设置。根据本发明的一个实施例，分别针对每一类别的总线访问设置一个访问队列。例如，总线共有实时性CREQ访问、非实时性CREQ访问和REQ访问三种类别的访问，相应地，可以设置实时性CREQ访问队列1151、非实时性CREQ访问队列1153和REQ访问队列1155共三个访问队列。在本发明的另一个实施例中，总线上有实时性CREQ访问、非实时性CREQ访问和REQ访问三种类别的访问，也可以只设置两个访问队列，实时性CREQ访问对应第一个访问队列，而非实时性CREQ访问和REQ访问共同对应第二个访问队列。非实时性CREQ访问和REQ访问共同对应的第二个访问队列可以相应设置两个出口，用以分别送出具有不同优先级的非实时性CREQ访问和REQ访问。在其他一些实施例中，也可以根据总线访问设置不同数量和类别的访问队列。

实时性CREQ访问队列、非实时性CREQ访问队列和REQ访问队列都具有缓存的功能，例如可以是先进先出缓冲器(FIFO)。本发明的一个实施例中，较高级别的实时性CREQ访问队列和非实时性CREQ访问队列还具有提升优先级的功能。即，在满足一定的条件下，实时性CREQ访问队列和非实时性CREQ访问队列可以将存放于其中的访问的优先级进行调高，以优先送出其中的访问。访问队列的优先级提升在下文有进一步说明。实时性CREQ访问队列、在缓存相应的访问信息的同时，并能提供空、满信号。例如，当实时性CREQ访问队列中的实时性CREQ访问已经存放满，没有多余的空间存放新的实时性CREQ访问时，实时性CREQ访问队列可以发出满信号，提示硬件暂停数据对其的写入；当实时性CREQ访问队列中的实时性CREQ访问已经全部送出，实时性CREQ访问队列可以发出空信号，提示硬件暂停对其读取数据。非实时性CREQ访问队列和REQ访问队列也具有类似的功能。

访问分发模块对从总线接收的访问进行识别。按照本发明的一个实施例，访问分发模块在接收到访问请求后，经过识别，将总线上的访问分为实时性CREQ访问、非实时性CREQ访问和REQ访问三类，并根据不同的类别分别将它们分发到各自对应的访问队列中。

访问分发模块在识别访问的类别时，主要根据跟随访问的主设备信息和访问地址信息进行识别。如图3所示，在本发明的一个实施例中，可以在访问分发模块111中设置主设备信息寄存器和访问地址信息寄存器1111，其中，主设备信息寄存器中存放不同访问类别的主设备信息表，访问地址信息寄存器中存放不同访问类别的访问地址信息表。例如，来自主设备CPU的访问允许进入较高级别的实时性CREQ访问队列和非实时性CREQ访问队列，而来自主设备视频处理单元的访问只允许进入较低级别的REQ访问队列。对第一存储组B0和第二存储组B1的访问只允许进入实时性CREQ访问队列，而对第三存储组B2和第四存储组B3的访问只允许进入非实时性CREQ访问队列和REQ访问队列。这样，将访问携带的主设备信息和访问地址信息分别与主设备信息寄存器中存放的主设备信息表和访问地址信息寄存器中存放的访问地址信息表进行比较，即可得出访问的类别。访问分发模块根据访问类别的识别结果，将访问请求分别分发到实时性CREQ访问队列、非实时性CREQ访问队列和REQ访问队列中。当访问队列显示为满的时候就不再向该访问队列中分发访问。

访问调度模块采用调度算法对各个访问队列送出的访问进行调度，之后依序送往存储器控制器。根据本发明的一个实施例，访问调度模块采用高效无损的调度算法实现实时性CREQ访问、非实时性CREQ访问和REQ访问之间的仲裁。例如，可以优先送出实时性CREQ访问队列中的访问，而非实时性CREQ访问队列和REQ访问队列中访问在利用一定的算法，如公平循环(round robin)算法，进行仲裁后，根据仲裁确定的先后顺序送出访问。CPU发出的对CPU存储区的访问可以设定为实时性CREQ访问，而CPU发出的对视频存储区的访问可以设定为非实时性CREQ访问。这样，当CPU访问CPU存储区时，不会涉及对视频存储区的读写，因此，即使出现打断对视频存储区的访问的情况，由于是读写不同的存储组，不会造成总线延时的增加，也不会额外带来同一存储组中不同存储行切换的预充电开销，并且保证了对延时要求高的访问的延时要求。而当CPU访问视频存储区时，涉及到对视频存储区的读写，CPU发出的对视频存储区的访问可以设定为非实时性CREQ访问，非实时性CREQ访问对REQ访问采用公平循环的仲裁算法，限制非实时性CREQ访问对REQ访问的打断，就可以减少同一存储组中不同存储行切换的预充电开销。

为了避免同一主设备发出的访问的先后顺序被打乱，而造成数据冲突，访问调度模块可以在对总线上同一个主设备的访问顺序不改变的条件下，调度三个访问队列中的访问请求，使得对存储器的访问效率能够达到最大。根据本发明的一个实施例，存储器访问调度装置并进一步将所有的访问设成5种优先级：P0、P1、P2、P3和P4。实时性的CREQ访问设有两个优先级，分别为P0和P1，其中P1与P0的优先级相同，相互不能打断；非实时性的CREQ访问也设有两个优先级，分别为P2和P3，其中P3与P2的优先级相同，相互不能打断；REQ访问只设有一个优先级P4。优先级由访问分发模块进行设置，例如，在接收到主设备信息和访问地址信息后，访问分发模块还对各个访问写上相应的优先级标识，如上述P0、P 1、P2、P3和P4中的任何一个。

下面的表1为P0到P4的优先级比较结果图：

  -  -  Line1  Line2  Line3  Line4  Line5  -  -  P0  P1  P2  P3  P4  Row1  P0  -  -  P0，  打断  P0，  打断  P0，  打断  Row2  P1  -  -  P1，  打断  P3，  打断  P1，  打断  Row3  P2  P0，  打断  P1，  打断  -  -  P4，  不打断

  Row4  P3  P0，  打断  P3，  打断  -  -  P3，  打断  Row5  P4  P0，  打断  P1，  打断  P4，  不打断  P3，  打断  -

表1

表1中将某一行表示的优先级和某一列表示的优先级进行比较，行列的交叉处为比较的结果(优先级高)。如Row2(表示优先级P1)和Line3(表示优先级P2)的交叉处为“P1，打断”，表示P1的优先级高于P2，而且P1的访问可以即时打断正在传输的P2访问。需要注意的是，同一种优先级之间不可能进行比较；P0和P1、P2和P3之间也不可能进行比较。表1中不能进行比较之处用“-”表示。表1中的“打断”表示参加竞争的高优先级访问可以打断正在传输的低优先级访问；“不打断”表示参加竞争的高优先级访问只能等到正在传输的低优先级访问的Stream Burst结束之后才能获得响应。

根据本发明的一个实施例，默认情况下，写入实时性CREQ访问队列中的访问优先级为P0，写入非实时性CREQ访问队列中的访问优先级为P2，写入REQ访问队列中的访问优先级为P4。并且，REQ访问队列中访问的优先级固定为P4。当输入是实时性CREQ访问时，如果此时非实时性CREQ访问队列中存在与该实时性CREQ访问具有同一个主设备属性的访问，那么该实时性CREQ访问写入实时性CREQ访问队列，并由访问分发模块将该实时性CREQ访问的优先级标为P1。同时，访问分发模块发通知给非实时性CREQ访问队列，提示非实时性CREQ访问队列将内部所有的访问的优先级进行提升，使内部所有的访问的优先级从P2变为P3。根据上面的表1，P1可以打断P2，但不能打断P3，由此而保证了同一主设备发出的访问的顺序不被打乱，避免了数据冲突。而另一方面，由于默认情况下写入实时性CREQ访问队列中的访问优先级为P0，写入非实时性CREQ访问队列中的访问优先级为P2，而P0允许打断P2，使得在不影响同一主设备发出的访问的顺序的前提下，可以优先发送实时性CREQ访问队列中的访问。

此外，为保证不打乱同一主设备发出的访问的顺序，当实时性CREQ访问队列中存在优先级为P1的访问时，所有优先级能变成P1的P0访问(即当输入是实时性CREQ访问时，此时非实时性CREQ访问队列中存在与该实时性CREQ访问具有同一个主设备属性的访问)不允许进入实时性CREQ访问队列。

访问调度模块则根据发出访问的主设备属性、访问的类别和优先级标识等对访问进行调度。根据本发明的一个实施例，每一个访问都带有一个唯一的主设备(Master)属性，即访问调度模块可以识别由哪一个主设备发出的访问，而每一个访问的类别只能是CREQ访问或REQ访问其中之一。访问的优先级标识则包括前述的P0、P1、P2、P3和P4。

一般地，为降低实现的难度，对于主设备发出的访问也可以设定要求，例如，同一个主设备发出的访问只能是CREQ或者只能是REQ等级，不存在既能发CREQ，又能发REQ的Master。某些主设备发出的CREQ访问可以根据访问地址区分为实时性CREQ和非实时性CREQ，某些主设备发出的CREQ访问则固定为实时性CREQ。另外，考虑到实现的难度和实际的情况，还可以限定允许发出实时性CREQ和非实时性CREQ访问的主设备个数，例如，设定最多允许16个主设备发出实时性CREQ和非实时性CREQ访问。

本发明并提出了一种使用前述存储器访问调度装置的存储器访问调度方法，参见图4，该方法包括如下步骤。

(1)从总线上接收对存储器的访问，识别访问的类别；

(2)根据访问的类别把访问分发到对应的访问队列中；

(3)调度对应的访问队列中的访问请求；

(4)按调度后的顺序送出访问。

步骤(1)中，所述总线访问的类别包括实时CREQ访问、非实时CREQ访问和REQ访问。其中，所述访问队列根据总线访问类别例如设置为实时CREQ访问队列、非实时CREQ访问队列和REQ访问队列。或者，不同类别的总线访问设置在同一个访问队列中，该访问队列中对应于不同类别的总线访问设置不同的访问出口。

步骤(1)中，主要根据访问的主设备信息和访问地址信息来识别访问的类别。

步骤(3)中，在调度三个访问队列中的访问时，不改变对总线上同一个主设备的访问顺序。

步骤(1)中，还进一步对各访问写上访问的优先级标识。例如为每个访问标识前面所述的P0、P1、P2、P3和P4这五个优先级之一。实时性的CREQ访问设有两个优先级，分别为P0和P1，相互不能打断；非实时性的CREQ访问也设有两个优先级，分别为P2和P3，相互不能打断；REQ访问只设有一个优先级P4。当输入是实时性CREQ访问时，如果此时非实时性CREQ访问队列中存在与该实时性CREQ访问具有同一个主设备属性的访问，那么该实时性CREQ访问写入实时性CREQ访问队列，并由访问分发模块将该实时性CREQ访问的优先级标为P1。同时，访问分发模块发通知给非实时性CREQ访问队列，提示非实时性CREQ访问队列将内部所有的访问的优先级进行提升，使内部所有的访问的优先级从P2变为P3。P1可以打断P2，但不能打断P3，利用该方法，实现在调度访问时不改变对总线上同一个主设备的访问顺序。而P0允许打断P2，使得在不影响同一主设备发出的访问的顺序的前提下，可以优先发送实时性CREQ访问队列中的访问。此外，当实时性CREQ访问队列中存在优先级为P1的访问时，所有优先级能变成P1的P0访问不允许进入实时性CREQ访问队列。

步骤(3)中，根据访问的主设备属性、访问的类别和优先级标识并按照预设的算法对访问进行调度。

图5示出一个流程图，表示如何实现在调度访问时不改变对总线上同一个主设备的访问顺序的方法。该方法主要是针对例如同一主设备先送出的非实时CREQ访问还在缓存中未发送出去时，该主设备又送出实时CREQ访问的情况。由于要保证同一主设备发出的访问的顺序不被打乱，即保证该主设备先发出的非实时性CREQ访问先发送出去，而不是该主设备后送出的实时CREQ访问先发送出去，因此特别用P1不能打断P3来限制。

参见图5，步骤S51，系统判断是否有来自主设备的实时性CREQ访问；如是，流程进入步骤S52，进一步判断该实时性CREQ访问的优先级是否为P0；如是，流程进入步骤S53，送出该实时性CREQ访问；如否，流程进入步骤S54，进一步判断该实时性CREQ访问的优先级是否为P1，而且是否存在优先级为P3的非实时性CREQ访问。如步骤S54判断为否，流程也进入步骤S53，送出该实时性CREQ访问。如步骤S54判断为是，流程进入步骤S55，对非实时性CREQ访问和REQ访问按预定算法仲裁；然后，流程进入步骤S56，发送仲裁后选出的访问，并在步骤S57判断优先级为P3的非实时性CREQ访问是否送出。如步骤S57判断为是，流程进入步骤S53，送出该实时性CREQ访问；如步骤S57判断为否，流程返回步骤S55，继续对非实时性CREQ访问和REQ访问按预定算法进行仲裁。

本发明并不限于实施例所做的阐述，例如，本发明所述的存储器包括含DRAM核的各类存储器，如SDRAM、DDR等，本发明也适用于其他类存在所述预充电需求的存储器。任何基于本发明的修改和本发明的等同物都应涵盖在本发明的权利要求的精神和范围之内。