一种新型数据采集累加器及其实现方法

摘要

本发明公开了一种新型数据采集累加器及其实现方法。所述新型数据采集累加器包括：数据输入模块，用以将模拟信号转化为数字信号；和现场可编程门阵列模块，用以采集数据输入模块输出的数字信号以及累加求和所采集到的数据。本发明利用了大规模集成电路FPGA内部丰富的资源以及其高速并行处理的能力，采用流水线式采集累加方法，简化了数据采集累加器的硬件电路结构，提高了累加的速度。

说明书

技术领域

本发明属于集成电路技术领域，涉及一种新型数据采集累加器及其实现方法。

背景技术

在光纤传感应用中，由于散射信号十分微弱，完全被淹没在噪声中，系统需要采用弱信号检测，从噪声中提取待测信号。以光纤测温系统为例，系统中噪声的主要成分具有零均值的统计特性，可以利用噪声的统计特性来达到降噪的目的。因此，为提高信噪比，后续信号处理采用数字平均的方法，即将一次测量的N点数据依次存储到内存单元中，将下一次测量的N点数据与内存对应单元的数据相加，再放回原内存单元，依次循环M次，然后对各单元求平均，以获得最接近真实信号的有效数据。

常规DTS系统中数据采集累加器的硬件电路结构如图1所示，U1数据进入U2缓冲，U3实现累加功能：第一节拍读取U2数据和U4数据，第二节拍实现U2数据和U4数据的加法，第三节拍把U3累加结果写回U4。每一次加法需要三个节拍，而且由于使用外部存储器，当系统时钟为高速时钟如100MHz时，每一节拍就需要几个时钟周期才能完成，累加速度很慢，通常一次累加可达60ns以上，而且效率较低。

发明内容

本发明所要解决的技术问题是：提供一种新型数据采集累加器及其实现方法。

为解决上述技术问题，本发明采用如下技术方案。

一种新型数据采集累加器，包括：

数据输入模块，用以将模拟信号转化为数字信号；及

现场可编程门阵列模块，用以采集数据输入模块输出的数字信号以及累加求和所采集到的数据。

作为本发明的一种优选方案，所述数据输入模块包括模数转换模块。

作为本发明的另一种优选方案，所述现场可编程门阵列模块包括：

至少三个寄存器单元，用以缓存数据；

多位累加器单元，用以对第一寄存器单元和第二寄存器单元存储的数据进行累加，并将累加后的数据存入第三寄存器单元中；

双口RAM单元，可以实现同时读写功能，用以同时读取所述第三寄存器单元的数据和向所述第二寄存器单元写入数据；

地址产生器单元，用以向所述双口RAM单元提供地址。

一种新型数据采集累加器的实现方法，包括以下步骤：

步骤一，所述数据输入模块的数据经过第一寄存器单元，历时m个时钟周期后到达多位累加器单元，所述第一寄存器单元包含m个寄存器；

步骤二，与步骤一同时进行，所述双口RAM单元的数据经过第二寄存器单元，历时n个时钟周期后到达多位累加器单元，所述第二寄存器单元包含n个寄存器；

步骤三，调节m和n，使得数据输入模块的数据与双口RAM单元的数据根据数据对准原则在多位累加器单元实现累加，其累加后的数据经过第三寄存器单元，历时k个时钟周期后到达所述双口RAM单元，所述第三寄存器单元包含k个寄存器；

步骤四，所述第三寄存器单元的数据写入所述双口RAM单元中；

经过所述步骤一至四完成一个数据的采集、累加及累加结果的存储。

作为本发明的一种优选方案，所述实现方法采用流水线方法。

本发明的有益效果在于：本发明利用了大规模集成电路FPGA内部丰富的资源以及其高速并行处理的能力，采用流水线式采集累加方法，简化了数据采集累加器的硬件电路结构，提高了累加的速度。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细说明。

图1为常规DTS系统中数据采集累加器的实现方法流程图；

图2为本发明的一种新型数据采集累加器的实现方法流程图。

主要组件符号说明：

P1、数据输入模块；      P2、现场可编程门阵列模块；

A1、第一寄存器单元；    A2、多位累加器单元；

A3、双口RAM单元；       A4、第二寄存器单元；

A5、第三寄存器单元；    A6、地址产生器单元。

具体实施方式

本发明是一种新型数据采集累加器，如图2所示，包括数据输入模块P1和现场可编程门阵列模块P2(FPGA，Field Programmable Gate Array)。

所述数据输入模块包括模数转换模块，所述数据输入模块P1把需要处理的信号转化为数字信号。

所述现场可编程门阵列模块P2包括至少三个寄存器单元、多位累加器单元、双口RAM单元和地址产生器单元；所述寄存器单元用以缓存数据；所述多位累加器单元用以对数据进行相加求和；所述双口RAM单元可以实现数据同时读写功能；所述地址产生器单元用以向所述双口RAM单元提供地址；所述FPGA模块中的第一寄存器单元A1把来自所述数据输入模块P1的数据传给多位累加器单元A2，所述多位累加器单元A2通过第二寄存器单元A4和第三寄存器单元A5与所述双口RAM单元A3相连，所述双口RAM单元A3与所述地址产生器单元A6相连。

本发明提供的一种新型数据采集累加器的实现方法为：

第一步，所述数据输入模块P1的数据经过第一寄存器单元A1(包含m个寄存器)，历时m个时钟周期后到达多位累加器单元A2；

第二步，与第一步同时进行，双口RAM单元A3的数据经过第二寄存器单元A4(包含n个寄存器)，历时n个时钟周期后到达多位累加器单元A2；

第三步，调节m和n，使得数据输入模块P1的数据与双口RAM单元A3的数据根据数据对准原则在多位累加器单元A2实现相加，其结果经过第三寄存器单元A5(包含k个寄存器)，历时k个时钟周期后到达双口RAM单元A3；

第四步，所述第三寄存器单元A5的数据写入所述双口RAM单元中；

经过所述步骤一至四完成一个数据的采集、累加及累加结果的存储。

双口RAM单元A3可以实现同时读写功能，所以采用流水线方法，经过流水线的Laterncy时间后(流水线充满)，就可以实现在某一个时钟周期内，同时完成一个数据点的采集，从双口RAM单元A3中读取一个数据，往双口RAM单元A3中写入一个累加结果。从整个采集累加过程来看，相当于每一个数据的采集和累加仅需要一个时钟周期就可以完成，而且由于在FPGA内部实现，时钟速率可以达到很高，比如100MHz，也就是每一个数据的采集和累加仅需要10ns就可以完成。

本发明利用了大规模集成电路FPGA内部丰富的资源以及其高速并行处理的能力，采用流水线式采集累加方法，简化了数据采集累加器的硬件电路结构，提高了累加的速度。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其他形式、结构、布置、比例，以及用其他元件、材料和部件来实现。