光同步数字传输系统通道开销处理装置

摘要

本发明公开了一种光同步数字传输系统通道开销处理装置和方法，该装置减少了存储器件的数量，包括开销字节定位信息存储器，用于存储光同步数字传输系统的虚容器VC的字节计数；处理逻辑信息第一存储器，用于存储处理逻辑状态暂存信息，处理告警信息及提取的开销字节；数据第一存储器，用于存储进行C2处理、K3处理、F2处理和F3处理后得到的数据。本发明明显减少了存储器件的数量，同时减少了处理逻辑的规模。

说明书

技术领域

本发明涉及光同步数字传输系统(简称SDH/SONET)，具体地说，是涉及一种光同步数字传输系统通道开销处理装置。

背景技术

开销处理芯片是SDH系统中的重要组成部分，芯片的通道开销字节处理，对于VC(虚容器)-3通常包括B3、G1、C2、J1、K3、F2、F3等，对于VC-11，VC-12，通常包括V5、K4、J2字节。因为支路数多，所需要存储的信息量大，对于常规的处理方式，就会出现存储区的块数太多，比如一般AISC(专用集成电路)采用RAM(随机存储器)来实现，所占的芯片面积很大，增加了芯片布局布线的难度。

常规的处理方式的见图1所示，帧头数据流存储在开销字节定位信息存储器中，进行开销字节定位处理模块的定位处理之后，将各个开销字节的存储信息单独存储，这样处理比较简单，但存储区的块数就很可观。每个开销字节均设置有独立的存储区域，存储区域包括两部分，一部分对应于每个开销字节处理的处理逻辑状态暂存信息，如V5状态存储、B3状态存储、K4状态存储、C2状态存储、G1状态存储、K3状态存储、F2状态存储、F3状态存储及J1J2处理信息存储，这部分信息不需要CPU读出；另一部分对应开销字节处理产生的告警、中断或提取的字节，如V5误码统计、V5告警状态、B3误码统计、K4信息存储、C2信息存储、G1信息存储、K3信息存储、F2信息存储、F3信息存储及J1J2数据存储，这部分信息需要CPU读写。这样以对于端口速率为STM-4，总端口数为4的支路处理芯片为例来分析，如果同时兼容TU-3与TU-1处理，则每路STM-4处理B3、G1、C2、J1、K3、F2、F3、V5、K4、J1、J2这些开销字节至少需要19个存储块，因此支路开销处理部分至少需要的存储块数为76。

因支路开销处理芯片除了包含上述的存储器件之外，还需要包括指针处理等其它处理电路，芯片上总的RAM数量是非常可观的，因此有必要减少支路开销处理部分的RAM数量。

发明内容

本发明所要解决的技术问题是在于需要提供一种光同步数字传输系统通道开销处理装置，可减少存储器件的数量。

为了解决上述技术问题，本发明首先提供了一种光同步数字传输系统通道开销处理装置，包括：

开销字节定位信息存储器，用于存储光同步数字传输系统的虚容器VC的字节计数；

处理逻辑信息第一存储器，用于存储处理逻辑状态暂存信息，处理告警信息及提取的开销字节；

数据第一存储器，用于存储进行C2处理、K3处理、F2处理和F3处理后得到的数据。

上述的光同步数字传输系统通道开销处理装置，可以支持VC-3、VC-11或VC-12混插模式，共用开销字节的存储区间。

上述的光同步数字传输系统通道开销处理装置中，所述处理逻辑状态暂存信息，可以包括B3、G1、C2、K3、F2、F3、V5及K4处理逻辑状态暂存信息。

上述的光同步数字传输系统通道开销处理装置中，所述处理告警信息可以包括V5、K4、G1处理的处理告警信息。

上述的光同步数字传输系统通道开销处理装置，可以包括开销字节定位处理模块，根据帧头数据流确定当前处理时刻的通道，根据确定的所述通道的编号，从所述开销字节定位信息存储器中读出该通道上的一个处理周期的字节计数值。

本发明还提供了一种光同步数字传输系统通道开销处理方法，包括：

根据帧头数据流确定当前处理时刻的通道，读出该通道上的一个处理周期的字节计数值；

将字节计数值进行更新，如果为开销字节所在位置，则使能开销字节信号；

根据开销字节信号，读出存储器中所述通道上的数据；

更新所述数据对应的开销字节，写回到存储器对应地址。

上述的光同步数字传输系统通道开销处理方法中，所述通道上的数据可以通过进行开销字节处理而得到。

上述的光同步数字传输系统通道开销处理方法，可以通过间接读取方式，CPU获得各个开销字节处理产生的告警信息，读取提取到的开销字节。

上述的光同步数字传输系统通道开销处理方法中，所述写回到对应地址的步骤，可以包括CPU首先产生一个读请求，根据写使能信号，将更新后的数据写回到写使能时读到的地址中。

上述的光同步数字传输系统通道开销处理方法中，更新所述数据对应的开销字节的步骤，可以包括CPU在写数据时，如果内部开销处理有读相同地址请求，则将读出的数据用将要更新的值直接替换。

与现有技术相比，本发明明显减少了存储器件的数量，同时减少了处理逻辑的规模。

附图说明

图1是现有技术所采用的存储区独立的通道开销字节处理电路结构图。

图2是本发明所述的存储区合并的通道开销处理电路结构图。

图3是采用分时处理方式下开销处理、读写RAM的节拍顺序示意图。

图4是本发明所述的CPU间接读写RAM的请求插入模式示意图。

图5是本发明所述的CPU间接写操作的冲突处理机制示意图。

具体实施方式

以下将配合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。

本发明的思路是将存储区合并，各支路采用混插模式，共用处理逻辑，通过分时复用方式，对同一个端口的数据流按节拍分时处理。以下内容以STM-4端口为例，来描述本发明的SDH通道(也称为支路)开销处理装置的设计过程和实施方案，但对其它级别速率的端口同样适用，并不构成对本发明的限制。

图2给出本发明所述的存储区合并的通道开销处理电路结构示意，左侧的开销字节定位信息存储器是一个RAM，也即不同的开销字节的存储信息共用存储块，该存储块用于存储每个VC-3、VC-11或VC-12的字节计数。开销字节定位处理模块根据帧头数据流确定当前处理时刻的支路编号，并以此支路编号为地址，从开销字节定位信息存储器中读出该支路上的一个处理周期的字节计数值。延迟一拍后，开销字节定位处理模块将读出的字节计数值进行加1更新，并判断是否为某个开销字节所在位置，如果是，则相应的开销字节的标志信号，称为开销字节信号(如图中所示的B3、G1、C2、J1、K3、F2、F3、V5、K4及J2信号)为高，且维持一个时钟周期时间；如果不是某个开销字节位置，则上述的开销字节信号都为低。

后续的模块则根据开销字节信号是否为高，来确定是否从V5B3K4C2G1K3F2F3处理逻辑信息存储器，称之为处理逻辑信息第一存储器中读出相应支路的数据，这些数据都是通过后面各个开销字节处理模块产生或者更新的。因某一时刻只能有一个开销字节为高，因此不会出现开销读操作conflict(冲突)的情况。

从处理逻辑信息第一存储器中读出的数据暂存一拍后，送给对应的开销字节处理模块进行相应的处理，包括图中的V5开销字节处理、K4处理、G1处理、C2处理、K3处理、F2处理及F3处理等。从处理逻辑信息第一存储器中读出的数据包括多个开销字节的信息，因此每次开销字节处理都只更新读出数据的对应部分，其它部分的内容维持不变。处理完成后，更新的数据与未更新的数据组合后再写回到该支路所在的处理逻辑信息第一存储器中对应地址。

如图2所示，将B3、G1、C2、K3、F2、F3、V5及K4这些开销字节的处理逻辑状态暂存信息共用一个RAM(V5B3K4C2G1K3F2F3处理逻辑信息存储)实现，同时V5、K4、G1的处理告警信息及从帧数据流中提取的开销字节，以及CPU需要配置的信息也存储在此RAM中。因C2、K3、F2、F3只对应于VC-3，故单独设置一个K3F2F3C2数据RAM，称之为数据第一存储器，来存储进行C2、K3、F2、F3处理后得到的数据，以避免因TU-11或TU-12的支路数比TU-3多而增加存储空间。此外，因J1J2的处理特点与上述支路均不相同，故不将其存储区域与其它开销字节处理合并，也即用J1J2处理逻辑信息存储器和J1J2数据存储器分别存储进行J1处理、J2处理的处理逻辑状态暂存信息及进行J1处理、J2处理之后的数据，其中J1J2处理逻辑信息存储器和J1J2数据存储器，分别称之为处理逻辑信息第二存储器和数据第二存储器。

图3给出了开销字节的处理时序。对一个开销字节的处理，由四拍完成，第一拍为读存储器周期，第二拍为延时周期，第三拍为处理周期，第四拍为写存储器周期。如果从字节处理电路计算，则需7个周期，因支路字节定位信息存储器中还保存了B3、V5开销处理产生的某些告警状态，需要等B3、V5字节处理后才能结束。

对各个开销字节处理产生的告警信息和提取到的开销字节的读取，以及CPU对各个开销字节处理的配置信息，都通过CPU间接读取方式进行，这样可以在不增加RAM读写端口的情况下，正确无误地进行CPU读写操作。

图4给出了CPU间接读写对RAM的读写请求与内部的读写请求的控制方式。CPU的读写请求可以在内部读写空闲时发起。请参考图4，如果CPU有一读请求，则cpu_rd_req会出现高电平，表示CPU有读请求。当此时出现开销字节时(poh_valid信号为高电平)，则不允许CPU进行读操作，cpu_rd_en(CPU读使能)一直维持为低电平。一旦无开销字节，即poh_valid信号为低电平时，则cpu_rd_en出现一个周期的高电平，允许CPU读RAM对应的地址。

对于CPU写RAM的操作，相对于读操作要复杂一些。因RAM中一个地址存储了不同开销字节的信息，而一次CPU的写操作只会改写其中某个开销字节所对应的数据，因此CPU的写操作是一个先读出某地址的数据，修改相应信息，并保持其它信息不变，再回写RAM中同一个地址的操作。这样，只要CPU的读-写操作也采用与内部支路处理同样的4拍步骤，除了某些特殊情况(所谓特殊情况详见后面的论述)，就不会与内部读写操作发生地址冲突。继续参阅图4，发起CPU的写请求，首先会产生一个读请求，如图4中所示的cpu_wr_req信号，当poh_valid信号为低时，则cpu_wr_en(CPU写使能)信号为高电平，维持一个周期，此信号用于允许从RAM中读数据，cpu_wr_en延迟一、二、三拍，分别得到cpu_wr_en1、cpu_wr_en2和cpu_wr_en3信号。为与开销字节的处理节拍一致，在cpu_wr_en3信号为。高电平时，将更新的数据写回到cpu_wr_en为高电平时读到的RAM地址中。这样，就完成了CPU写操作。

但CPU写时还有一种特殊情况可能会出现数据与地址冲突，即当CPU读出RAM后，在暂存、处理及回写的这三拍，如果内部支路正好有读CPU操作的相同地址时，可能会发生数据冲突，也即支路读出的要进行处理的数据不是CPU更新后的数据，因在这三个周期内，CPU的数据还未写到RAM中。

上述这一特殊情况的避免办法，如图5所示，图5中标出了CPU与内部先读后写RAM的4拍操作时序图，其中第1拍C1为读周期，第2拍C2为延迟周期，第3拍C3为处理周期，第4拍C4为回写周期。

读与写发生冲突的可能性在CPU读后的第2、3、4个时钟周期(时序)。以下分三种情况分别说明：

如果在CPU操作的第2拍C2时刻，内部支路(图中所示为inner)有读RAM请求，且RAM的读地址(tu_num)与CPU的读地址(cpu_tu_num)相同，则出现一个冲突信号，标志为：conflict1；

如果在CPU操作的第3拍C3时刻，内部有读RAM请求，且RAM的读地址(tu_num)与CPU的读地址(cpu_tu_num)相同，则出现一个冲突信号，标志为：conflict2；

如果在CPU操作的第4拍C4时刻，内部有读RAM请求，且RAM的读地址(tu_num)与CPU的写地址(cpu_tu_num)相同，则出现一个冲突信号，标志为：conflict3。

出现conflict1、conflict2或者conflict3，则要将内部读出的数据中的值用CPU将要更新的值直接替换，否则内部处理完后写入RAM中的值不是CPU新配置的数据，而是原来值。而且当出现conflict3时，表明内部的读请求与CPU的写请求发生冲突，此时屏蔽CPU的写操作，只允许内部的读操作。

本发明SDH通道开销字节处理装置，通过分时复用方式，根据SDH帧结构的复用特点，对来自于同一个端口的支路TU-3、TU-11、TU-12所包含的虚容器(VC-3、VC-11、VC-12)，根据各个支路的类型、各个开销字节的在数据流中出现的先后顺序，按数据流的节拍分时处理，各个支路共用处理逻辑。同一个端口可以混合不同的支路类型。

从图2中可以看出，RAM数目下降到了5个(开销字节定位信息存储器、V5B3K4C2G1K3F2F3处理逻辑信息存储、J1J2处理信息存储器、K3F2F3C2数据RAM以及J1J2数据存储器共5个)，较现有技术的19个明显减少了存储器件的数量，效果非常显著。

本发明所设计的存储区合并的支路开销处理装置，采用CPU间接读写方式，不需要对RAM增加端口，RAM只要采用1写1读的双口RAM即可。可以大大减少所需要的存储RAM块数，便于芯片加工实现，减少芯片面积，同时减少了处理逻辑的规模。

虽然本发明所揭露的实施方式如上，但所述的内容并非用以直接限定本发明的专利保护范围。任何本发明所属技术领域中具有相关知识者，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作些许的更动与润饰。本发明的专利保护范围，仍须以所附的权利要求书所界定者为准。