多输入运算放大电路及使用其的数字/模拟转换器

摘要

提供一种高精度而且能够以较小面积动作的多输入运算放大电路及使用其的D/A转换器。多输入运算放大电路通过施加两种偏置电压PBS1、PBS2，使用相同数量而且相同型号的PMOS(41)，构成相对于第1差动放大电路(40－1)和第2差动放大电路(40－2)的恒流源流过2倍恒定电流i×2的第3差动放大电路(40－3)的恒流源。因此，可以利用3个恒流源PMOS(41)实现与以往的电路相同的动作，可以抑制芯片面积的增加。

说明书

技术领域

本发明涉及在液晶显示装置(以下把液晶称为“LC”，把液晶显示装置称为“LCD”)的驱动电路(驱动器)等中使用的多输入运算放大电路、使用该多输入运算放大电路的数字/模拟转换器(以下称为“D/A转换器”)、及使用该多输入运算放大电路的显示装置的驱动电路，例如，涉及在LCD源驱动器等中，在要求显示的多灰度等级化时，以将元件数量、芯片面积和成本的增加抑制在最小限度为目的的多输入运算放大电路、D/A转换器、及显示装置的驱动电路。

背景技术

以往，例如在LCD源驱动器等中，为了不增加图案面积即可实现多灰度等级输出，一般采用以下文献也作了记载的、使用了多输入运算放大电路的D/A转换器，其中，该多输入运算放大电路具有与输入的数量相应数量的差动放大电路。

专利文献1：日本特开平9—64746号公报

专利文献2：日本特开2000—183747号公报

在LCD源驱动器中使用的D/A转换器例如按照专利文献2记载的那样，把由数字信号构成的显示数据转换为灰度显示用的模拟电压，并把该模拟电压提供给源极信号线。另一方面，从栅极驱动器向栅极信号线提供扫描信号，通过设于该栅极信号线与源极信号线的交叉部位的LC显示元件进行显示。

D/A转换器包括以下部分：产生多个基准电压的基准电压产生电路；选择电路，其根据由n比特(例如n＝2)数字信号构成的显示数据，选择多个基准电压中的一个并输出第1和第2输入信号；以及多输入运算放大电路，其由把所输出的第1和第2输入电压转换为模拟电压并提供给源极信号线的2比特解码的电压跟随(voltage follower)电路构成。

多输入运算放大电路由输出运算放大结果即输出电压的输出端子、第1和第2差动放大电路、负载电路、输出晶体管、和输出侧电流源构成。

第1和第2差动放大电路分别由恒流源、形成差动对的第1和第2晶体管构成。恒流源连接在电源节点和共用节点之间，输入偏置电压，把基于该偏置电压生成的恒定电流提供给共用节点。第1输入晶体管连接在共用节点和第1输出节点之间，输入由选择电路选择出的第1和第2输入电压中的一个输入电压，通过该输入电压控制导通状态。第2输入晶体管连接在共用节点和第2输出节点之间，输入从输出端子输出的输出电压，通过该输出电压控制导通状态。

在这种第1和第2差动放大电路中的第1和第2输出节点与接地之间连接着负载电路。负载电路把将分别流向第1和第2差动放大电路的第1输出节点的电流相加而得的相加电流转换为控制电压。另外，在输出端子和接地之间连接着输出晶体管，并且在电源节点和输出端子之间也连接着用于向输出晶体管提供工作电流的输出侧电流源。输出晶体管的导通状态通过经负载电路转换后的控制电压来控制，从输出端子输出由第1和第2输入电压的平均值构成的输出电压。

但是，当在以往的D/A转换器中使用的多输入运算放大电路是n比特解码时，为了把多个输入之间的电压(即N个输入电压)均分为2的N次方个，并把该N个输入电压的平均值作为输出电压输出，分别需要2的N次方个差动对用晶体管和2的N次方个恒流源用晶体管，存在芯片面积增大的问题。

尤其，在当前的驱动器等的研发中，关于耐高压的晶体管，期望数量尽量少，哪怕是只少一个，而且必须实现所要求的高性能。

发明内容

为了解决这种现有问题，本发明的目的在于，提供一种高精度而且能够以较小面积工作的多输入运算放大电路、D/A转换器、和显示装置的驱动电路。

本发明的多输入运算放大电路具有：将所输入的多个输入电压的平均值作为输出电压进行输出的输出端子、负载电路、输出晶体管和多个差动放大电路。

所述多个差动放大电路分别具有：恒流源，其连接在第1电源节点和共用节点之间，输入已被加权的预定的偏置电压，把根据所述偏置电压生成的恒定电流提供给所述共用节点；第1输入晶体管，其连接在所述共用节点和第1输出节点之间，输入所述多个输入电压中的一个输入电压，根据所述一个输入电压控制导通状态；第2输入晶体管，其连接在所述共用节点和第2输出节点之间，输入所述输出电压，根据所述输出电压控制导通状态。所述负载电路是连接在所述多个差动放大电路中的所述第1和第2输出节点与第2电源节点之间，并把分别流向所述多个差动放大电路的所述第1输出节点的电流相加得到的相加电流转换为控制电压的电路。另外，所述输出晶体管是连接在所述第2电源节点与所述输出端子之间，根据所述控制电压控制导通状态的晶体管。

本发明的D/A转换器具有：产生多个基准电压的基准电压产生电路；选择电路，其输入所述多个基准电压，根据多个比特的数字数据，从所述多个基准电压中选择多个输入电压；以及所述发明的多输入运算放大电路，其输入所述多个输入电压，把所述多个输入电压的平均值作为输出电压输出。

本发明的显示装置的驱动电路是把m+n比特(其中，n为3以上的整数)的数字数据转换为模拟数据的D/A转换器，其具有：生成相当于m比特量的灰度电压的基准电压产生电路；第1选择电路，根据m比特的数字数据，从所述基准电压产生电路中选择两个灰度电压；第2选择电路，其根据n比特的数字数据，把通过所述第1选择电路选择出的两个灰度电压中的任一方作为n个输出的各模拟数据输出；以及多输入运算放大器，其输入所述n个模拟数据，对应各个比特进行加权并输出平均值。

根据本发明的多输入运算放大电路，通过对偏置电压加权，例如虽然晶体管型号(size)相同，但由于具有可以流过不同的恒定电流的多个恒流源，所以能够实现与以往相同的动作，并抑制芯片面积的增加。

并且，通过使用具有这种效果的多输入运算放大电路，可以实现高精度而且能够以较小面积动作的D/A转换器和显示装置的驱动电路。

附图说明

图1是表示本发明的实施例1的多输入运算放大电路3的简要结构图。

图2是表示本发明的实施例1的D/A转换器的简要结构图。

图3是图2中的基准电压产生电路和选择电路的简要结构图。

图4是图1中的偏置电路的简要结构图。

图5是表示本发明的实施例2的多输入运算放大电路的简要结构图。

图6是表示本发明的实施例3的多输入运算放大电路的简要结构图。

图7是表示本发明的实施例4的多输入运算放大电路的简要结构图。

图8是表示本发明的实施例5的多输入运算放大电路的简要结构图。

具体实施方式

多输入运算放大电路具有：输出端子，其输出所输入的第1输入电压、第2输入电压、以及(N—1)个(其中，N为2以上的整数)第3输入电压中所述第2和第3输入电压的平均值，作为输出电压；第1差动放大电路；第2差动放大电路；(N—1)个第3差动放大电路；负载电路；和输出晶体管。

其中，所述第1差动放大电路具有：第1恒流源，其连接在第1电源节点和第1共用节点之间，输入第1偏置电压，并把根据所述第1偏置电压生成的第1恒定电流提供给所述第1共用节点；第1输入晶体管，其连接在所述第1共用节点与第1输出节点之间，输入所述第1输入电压，并根据所述第1输入电压控制导通状态；和第2输入晶体管，其连接在所述第1共用节点与第2输出节点之间，输入所述输出电压，并根据所述输出电压控制导通状态。

所述第2差动放大电路具有：第2恒流源，其连接在所述第1电源节点和第2共用节点之间，输入所述第1偏置电压，并把根据所述第1偏置电压生成的第2恒定电流提供给所述第2共用节点；第3输入晶体管，其连接在所述第2共用节点与所述第1输出节点之间，输入所述第2输入电压，并根据所述第2输入电压控制导通状态；和第4输入晶体管，其连接在所述第2共用节点与所述第2输出节点之间，输入所述输出电压，并根据所述输出电压控制导通状态。

所述(N—1)个第3差动放大电路分别具有：第3恒流源，其连接在所述第1电源节点和第3共用节点之间，输入对所述第1偏置电压加权后得到的第2偏置电压，并把根据所述第2偏置电压生成的第3恒定电流提供给所述第3共用节点；第5输入晶体管，其连接在所述第3共用节点与所述第1输出节点之间，输入所述第3输入电压，并根据所述第3输入电压控制导通状态；和第6输入晶体管，其连接在所述第3共用节点与所述第2输出节点之间，输入所述输出电压，并根据所述输出电压控制导通状态。

所述负载电路是连接在所述第1和第2输出节点与第2电源节点之间的电路。另外，所述输出晶体管是连接在所述第2电源节点与所述输出端子之间、根据所述第1输出节点上的电压控制导通状态的晶体管。

【实施例1】

(实施例1的结构)

图2是表示本发明的实施例1的D/A转换器的简要结构图。

该D/A转换器例如是用于LCD源驱动器中的、把由数字信号组成的显示数据DA转换为作为模拟显示电压的输出电压Vout并提供给源极信号线的电路，具有基准电压产生电路10。基准电压产生电路10是按照数字信号的显示数据DA产生多个(M+1个)(例如M为数百～数千个)基准电压V0～VM的电路，在其输出侧连接着选择电路20。选择电路20是根据由多个比特(例如D0、D1、D2)的数字信号构成的显示数据DA，从(M+1)个基准电压V0～VM中选择多个输入电压V1、V2、V3并输出的电路。输入电压V1、V2、V3例如是基准电压V0～VM中任意两个相邻基准电压中的某一个，V1被固定为这两个相邻基准电压中的任一个。在选择电路20的输出侧连接着多输入运算放大电路30。

多输入运算放大电路30由多(n)比特解码(例如n为2比特)的电压跟随电路构成，具有输入“L”固定的输入电压V1的正相输入端子(+)IN1、分别输入变化为“H”或“L”的输入电压V2、V3的正相输入端子(+)IN2、(+)IN3、和它们的反相输入端子(—)IN1、(—)IN2、(—)IN3，该反相输入端子(—)IN1、(—)IN2、(—)IN3与输出端子OUT连接。该多输入运算放大电路30具有以下功能，求出2比特的输入电压V2、V3的平均值(V2+V3)/2(＝Vout)，从输出端子OUT输出作为该模拟显示电压的输出电压Vout，并提供给源极信号线。

图3(A)、(B)是表示图2中的基准电压产生电路10和选择电路20的一例的简要结构图。

基准电压产生电路10具有多个电阻元件11、12、13、14、...，它们由串联连接的电阻分压电路构成，从该电阻元件之间输出电压V0、V1、V2、V3、V4、...。

选择电路20由连接在基准电压产生电路10的输出侧的第1选择电路20a、20b、和连接在该第1选择电路20a、20b的输出侧的第2选择电路20c构成。

第1选择电路20a由根据互补性数据2D、3D和2DB、3DB而导通/截止动作的多个开关(例如P沟道型MOS晶体管，以下称为“PMOS”)21—1～21—6构成，输出作为“L”电位V1的电压Veven。第1选择电路20b由根据互补性数据3D、3DB和固定电位“L”而导通/截止动作的多个开关(例如PMOS)22—1～22—4构成，输出作为“H”电位Vh的电压Vodd。第2选择电路20c由多个开关(例如PMOS)23—1～23—6、和使构成显示数据DA的多个比特D0、D1、D2反相的多个反相器24—1～24—3构成，根据多个比特D0、D1、D2和其反相比特，使PMOS23—1～23—6导通/截止动作，根据电压Veven和Vodd输出电压V2、V3、V4。

图1是本发明的实施例1的图2所示的多输入运算放大电路30的简要结构图。

该多输入运算放大电路30是利用n比特(例如2比特)解码的电压跟随电路构成的灌入(sink)用电路，由多个差动级(例如第1、第2、第3差动放大电路)40—1～40—3、与该第1、第2、第3差动放大电路40—1～40—3共同连接的负载电路50、及与这些差动放大电路40—1～40—3和负载电路50连接的输出级(例如，输出电路)60构成。

第1、第2、第3差动放大电路40—1～40—3中的第1差动放大电路40—1具有：输入第1输入电压(例如固定的“L”)的正相输入端子(+)IN1；流过恒定电流i×1(例如i＝1mA)的第1共用节点N1；输出控制电压MNOG的第1输出节点N11；和与该第1输出节点N11互补的第2输出节点N12。在第1电源节点(例如被施加15V电源电压VDD的VDD节点)，通过提供恒定电流i×1的第1恒流源连接着第1共用节点N1。第1恒流源例如由一个PMOS 41构成，根据施加给该PMOS 41的栅极的第1偏置电压PBS1(例如14V)，在源极和漏极之间流过恒定电流i×1。

在第1共用节点N1处分支连接着形成差动对的第1输入晶体管(例如一个PMOS)42和第2输入晶体管(例如一个PMOS)43，另外该PMOS42与第1输出节点N11连接，该PMOS 43与第2输出节点N13连接。PMOS 42根据从正相输入端子(+)IN1输入栅极的“L”固定的输入电压V1，一直处于导通状态。PMOS 43根据从输出端子OUT输入栅极的输出电压Vout控制导通状态。

第2差动放大电路40—2具有输入第2输入电压V2的正相输入端子(+)IN2、和流过恒定电流i×1的第2共用节点N2，与第1差动放大电路40—1相同，由恒流源用的PMOS 41和差动对用的PMOS 42、43构成。

即，在第2差动放大电路40—2中，VDD节点通过提供恒定电流i×1的电流源用PMOS41连接着第2共用节点N2。恒流源用PMOS 41根据施加给该栅极的第1偏置电压PBS1，在源极和漏极之间流过恒定电流i×1。在第2共用节点N2处分支连接着形成差动对的PMOS 42和PMOS43，另外该PMOS 42与第1输出节点N11连接，该PMOS 43与第2输出节点N12连接。PMOS 42根据从正相输入端子(+)IN2输入栅极的输入电压V2控制导通状态。并且，PMOS 43根据从输出端子OUT输入栅极的输出电压Vout控制导通状态。

第3差动放大电路40—3具有输入第3输入电压V3的正相输入端子(+)IN3、和流过2倍恒定电流i×2(例如2mA)的第3共用节点N3，由与第1、第2差动放大电路40—1、40—2相同的一个恒流源用PMOS 41、与第1、第2差动放大电路40—1、40—2不同的两个并联连接的差动对用PMOS 42—1、42—2，和同样并联连接的两个PMOS 43—1、43—2构成。

即，在第3差动放大电路40—3中，在VDD节点通过提供2倍恒定电流i×2的电流源用PMOS41连接着第3共用节点N3。恒流源用PMOS41根据施加给其栅极的第2偏置电压PBS2(例如13.5V)，在源极和漏极之间流过2倍恒定电流i×2。在第3共用节点N3处分支连接着用于形成差动对的两个并联连接的PMOS42—1、42—2和两个并联连接的PMOS 43—1、43—2，另外该PMOS 42—1、42—2与第1输出节点N11连接，该PMOS 43—1、43—2与第2输出节点N12连接。PMOS 42—1和42—2根据从正相输入端子(+)IN3输入栅极的输入电压V3控制导通状态。并且，PMOS 43—1、43—2根据从输出端子OUT输入栅极的输出电压Vout控制导通状态。

在第1和第2输出节点N11、N12与第2电源节点(例如0V的接地GND)之间连接着负载电路50。负载电路50由使用了两个晶体管(例如N沟道型MOS晶体管，以下称为“NMOS”)41、42的电流镜电路构成，具有把流向第1输出节点N11的电流转换为控制电压MNOG并输出给输出电路60的功能。在此，NMOS 41的漏极和源极分别与第1输出节点N11和接地GND连接。NMOS 42的漏极和源极分别与第2输出节点N12和接地GND连接，该NMOS 42的栅极和漏极与NMOS 41的栅极连接。在第1输出节点N11处连接着输出电路60。

输出电路60具有由提供恒定电流I的晶体管等构成的恒流源61、对输出电压Vout进行输出的输出端子OUT、和输出晶体管(例如NMOS)62，它们连接在VDD节点和接地GND之间。输出端子OUT与差动放大电路40—1的PMOS 43的栅极、差动放大电路40—2的PMOS 43的栅极、差动放大电路40—3的PMOS 43—1、43—2的栅极共同连接。NMOS42是根据从第1输出节点N11输出的控制电压MNOG控制导通状态，并从输出端子OUT输出所放大的输出电压Vout的晶体管。

相对于以往的电路，本实施例1的多输入运算放大电路30具有以下特征：其具有两种恒流源用的偏置电压PBS1、PBS2，第2偏置电压PBS2是相对于第1偏置电压PBS1使得流过2倍的恒定电流i×2的电位。换言之，第2偏置电压PBS2比第1偏置电压PBS1低。图4表示用于生成该第1和第2偏置电压PBS1、PBS2、以及与其互补的偏置电压NBS1、NBS2的偏置电路的一例。

图4是表示图1中的偏置电路的一例的简要结构图。

该偏置电路由多个PMOS 31、32、36、37、多个NMOS 34、35、38、和负载电阻33构成，输出互补的偏置电压PBS1、PBS2和NBS1、NBS2。

(实施例1的动作)

说明图2中的D/A转换器的整体动作。

首先，按照由数比特数字信号构成的显示数据DA，从基准电压产生电路10产生(M+1)个基准电压V0～VM并提供给选择电路20。在选择电路20中，根据显示数据DA，从(M+1)个基准电压V0～VM中选择多个输入电压V1、V2、V3，输出给多输入运算放大电路30。于是，多输入运算放大电路30求出2比特的输入电压V2、V3的平均值(V2+V3)/2(＝Vout)，从输出端子OUT输出该模拟显示电压即输出电压Vout，提供给未图示的源极信号线。此时，从未图示的源极驱动器向栅极信号线提供扫描信号，通过设于该栅极信号线与源极信号线的交叉部位的未图示的显示装置中的LCD显示元件进行显示。

下面，说明图1中的多输入运算放大电路30的动作。

从选择电路20输出的第1、第2、第3输入电压V1、V2、V3分别提供给第1、第2、第3差动放大电路40—1、40—2、40—3的各个正相输入端子(+)IN1、(+)IN2、(+)IN3，另外，第1偏置电压PBS1提供给第1差动放大电路40—1中的电流源用PMOS41的栅极和第2差动放大电路40—2中的电流源用PMOS 41的栅极，并且第2偏置电压PBS2提供给第3差动放大电路40—3中的电流源用PMOS 41的栅极。由此，在第1差动放大电路40—1中，电流源用PMOS 41激活，输入用PMOS 42处于导通状态。同时，在第2差动放大电路40—2中，电流源用PMOS 41激活，输入用PMOS 42根据输入电压V2控制导通状态，另外在第3差动放大电路40—3中，电流源用PMOS 41激活，输入用PMOS42—1、42—2根据输入电压V3控制导通状态。

当电流流向负载电路50时，该电流被转换为控制电压MNOG，并在第1输出节点N11上体现出来。根据该控制电压MNOG控制输出用NMOS 62的导通状态，从恒流源61向该NMOS 62提供恒定电流I，在输出端子OUT体现输出电压Vout。于是，第1差动放大电路40—1中的输入用PMOS 43、第2差动放大电路40—2中的输入用PMOS 43和第3差动放大电路40—3中的输入用PMOS 43—1、43—2的导通状态被控制。

在第1差动放大电路40—1中，第1输入电压V1与输出电压Vout之差被放大，该输出电流流向第1输出节点N11，在第2差动放大电路40—2中，第2输入电压V2与输出电压Vout之差被放大，该输出电流流向第1输出节点N11，另外在第3差动放大电路40—3中，第3输入电压V3与输出电压Vout之差被放大，该输出电流流向第1输出节点N11。于是，第1、第2和第3差动放大电路40—1、40—2、40—3的各个输出电流在第1输出节点N11处被相加，该相加电流通过负载电路50转换为控制电压MNOG，根据该控制电压MNOG控制输出用NMOS 62的导通状态。由此，作为输出电压Vout，从输出端子OUT输出第2输入电压V2与第3输入电压V3的平均值(V2+V3)/2。

(实施例1的效果)

根据本实施例1，具有以下(a)～(d)所述的效果。

(a)根据本实施例1的多输入运算放大电路30，通过具有两种偏置电压PBS1、PBS2，使用相同数量而且相同型号(size)的PMOS 41，实现相对于第1差动放大电路40—1和第2差动放大电路40—2的恒流源，流过2倍恒定电流i×2的第3差动放大电路40—3的恒流源。因此，在以往的电路中，例如在第3差动放大电路40—3中需要并联连接两个恒流源用PMOS 41，加上第1和第2差动放大电路40—1、40—2中的两个恒流源用PMOS 41，合计需要4个PMOS 41。与此相对，在本实施例1中，利用3个恒流源用PMOS 41实现相同的动作，所以能够实现与以往相同的动作，并且抑制芯片面积的增加。

(b)通过使用具有所述(a)效果的多输入运算放大电路30，可以实现高精度而且能够以较小面积动作的D/A转换器。

(c)通过对一个驱动器IC设置一个偏置电路，例如可在720ch中分别削减数个晶体管，可以实现小面积的驱动器IC。

(d)通过具有第2选择电路20c，可以根据后面n比特的数字数据，选择输出给多输入运算放大电路30的N个电压。并且，可以并联连接恒定电流量不同的差动放大电流40—1～40—3。

【实施例2】

(实施例2的结构)

图5是表示本发明的实施例2的多输入运算放大电路的简要结构图。

该多输入运算放大电路对应于实施例1的多输入运算放大电路30，是由n比特(例如2比特)解码的电压跟随电路构成的拉出(source)用电路，与实施例1大致相同，由多个差动级(例如第1、第2、第3差动放大电路)70—1～70—3、与该第1、第2、第3差动放大电路70—1～70—3共同连接的负载电路80、及与这些差动放大电路70—1～70—3和负载电路80连接的输出级(例如输出电路)90构成。

第1、第2、第3差动放大电路70—1～70—3中的第1差动放大电路70—1与实施例1大致相同，具有：输入第1输入电压(例如固定的“H”)的正相输入端子(+)IN1；流过恒定电流i×1(例如i＝1mA)的第1共用节点N21；输出控制电压MPOG的第1输出节点N31；和相对该第1输出节点N31的互补性的第2输出节点N32。第1电源节点(例如接地GND)通过提供恒定电流i×1的第1恒流源(例如NMOS)71连接着第1共用节点N21。NMOS71根据施加给该栅极的第1偏置电压NBS1，在漏极和源极之间流过恒定电流i×1。

在第1共用节点N21处分支连接着形成差动对的第1输入晶体管(例如一个NMOS)72和第2输入晶体管(例如一个NMOS)73，另外该NMOS 72与第1输出节点N31连接，该NMOS73与第2输出节点N32连接。NMOS 72根据从正相输入端子(+)IN1输入栅极的“H”固定的输入电压V1，一直处于导通状态。NMOS 73根据从输出端子OUT输入栅极的输出电压Vout控制导通状态。

第2差动放大电路70—2具有输入第2输入电压V2的正相输入端子(+)IN2、和流过恒定电流i×1的第2共用节点N22，与第1差动放大电路70—1相同，由恒流源用的NMOS 71和差动对用的NMOS 72、73构成。

即，在第2差动放大电路70—2中，接地GND通过提供恒定电流i×1的电流源用NMOS 71连接着第2共用节点N22。恒流源用NMOS 71根据施加给该栅极的第1偏置电压NBS1，在漏极和源极之间流过恒定电流i×1。在第2共用节点N22处分支连接着形成差动对的NMOS 72和NMOS73，另外该NMOS 72与第1输出节点N31连接，该NMOS 73与第2输出节点N32连接。NMOS 72根据从正相输入端子(+)IN2输入栅极的输入电压V2控制导通状态。并且，NMOS 73根据从输出端子OUT输入栅极的输出电压Vout控制导通状态。

第3差动放大电路70—3具有输入第3输入电压V3的正相输入端子(+)IN3、和流过2倍的恒定电流i×2(例如2mA)的第3共用节点N23，由与第1、第2差动放大电路70—1、70—2相同的一个恒流源用NMOS71、与第1、第2差动放大电路70—1、70—2不同的两个并联连接的差动对用NMOS 72—1、72—2、和同样并联连接的两个NMOS 73—1、73—2构成。

即，在第3差动放大电路70—3中，接地GND通过提供2倍恒定电流i×2的电流源用NMOS71连接着第3共用节点N23。恒流源用NMOS 71根据施加给该栅极的第2偏置电压NBS2，在漏极和源极之间流过2倍的恒定电流i×2。在第3共用节点N23处分支连接着形成差动对的两个并联连接的NMOS 72—1、72—2和两个并联连接的NMOS 73—1、73—2，另外该NMOS 72—1、72—2与第1输出节点N31连接，该NMOS 73—1、73—2与第2输出节点N32连接。NMOS 72—1和72—2根据从正相输入端子(+)IN3输入栅极的输入电压V3控制导通状态。并且，NMOS 73—1、73—2根据从输出端子OUT输入栅极的输出电压Vout控制导通状态。

在第1和第2输出节点N31、N32与第2电源节点(例如VDD节点)之间连接着负载电路80。负载电路80由使用了两个晶体管(例如PMOS)81、82的电流镜电路构成，具有把流向第1输出节点N31的电流转换为控制电压MPOG并输出给输出电路90的功能。在此，PMOS 81的漏极和源极分别与第1输出节点N31和VDD节点连接。PMOS 82的漏极和源极分别与第2输出节点N32和VDD节点连接。该PMOS 82的栅极和漏极与PMOS 81的栅极连接。在第1输出节点N31处连接着输出电路90。

输出电路90具有由用于提供恒定电流I的晶体管等构成的恒流源91、对输出电压Vout进行输出的输出端子OUT、和输出晶体管(例如PMOS)92，它们连接在接地GND和VDD节点之间。输出端子OUT与差动放大电路70—1内的NMOS 73的栅极、差动放大电路70—2内的NMOS 73的栅极、差动放大电路70—3内的NMOS 73—1、73—2的栅极共同连接。NMOS 92是根据从第1输出节点N31输出的控制电压MPOG控制导通状态，并从输出端子OUT输出所放大的输出电压Vout的晶体管。

本实施例2的多输入运算放大电路与实施例1大致相同，相对于以往的电路具有以下特征，本实施例2的多输入运算放大电路具有两种恒流源用的偏置电压NBS1、NBS2，第2偏置电压NBS2是相对于第1偏置电压NBS1流过2倍的恒定电流i×2的电位。换言之，第2偏置电压NBS2比第1偏置电压NBS1低。该第1和第2偏置电压NBS1、NBS2由图4中的偏置电路提供。

(实施例2的动作)

在本实施例2的多输入运算放大电路中，从图1中的选择电路20输出的第1、第2、第3输入电压V1、V2、V3分别提供给第1、第2、第3差动放大电路70—1、70—2、70—3的各个正相输入端子(+)IN1、(+)IN2、(+)IN3，另外，第1偏置电压NBS1提供给第1差动放大电路70—1中的电流源用NMOS 71的栅极和第2差动放大电路70—2中的电流源用NMOS 71的栅极，并且第2偏置电压NBS2提供给第3差动放大电路70—3中的电流源用NMOS 71的栅极。于是，在第1差动放大电路70—1中，电流源用NMOS 71激活，输入用NMOS 72处于导通状态。同时，在第2差动放大电路70—2中，电流源用NMOS 71激活，输入用NMOS 72根据输入电压V2控制导通状态，另外在第3差动放大电路70—3中，电流源用NMOS 71激活，输入用NMOS 72—1、72—2根据输入电压V3控制导通状态。

电流流向负载电路80时，该电流被转换为控制电压MPOG，并在第1输出节点N31上体现出来。根据该控制电压MPOG控制输出用PMOS 92的导通状态，从恒流源91向该PMOS 92提供恒定电流I，在输出端子OUT表现输出电压Vout。此时，第1差动放大电路70—1中的输入用NMOS 73、第2差动放大电路70—2中的输入用NMOS 73和第3差动放大电路70—3中的输入用NMOS 73—1、73—2的导通状态被控制。

在第1差动放大电路70—1中，第1输入电压V1与输出电压Vout之差被放大，该输出电流流向第1输出节点N31，在第2差动放大电路70—2中，第2输入电压V2与输出电压Vout之差被放大，该输出电流流向第1输出节点N31，另外在第3差动放大电路70—3中，第3输入电压V3与输出电压Vout之差被放大，该输出电流流向第1输出节点N31。于是，第1、第2和第3差动放大电路70—1、70—2、70—3的各个输出电流在第1输出节点N31中被相加，该相加电流通过负载电路80转换为控制电压MPOG，根据该控制电压MPOG控制输出用PMOS 92的导通状态。由此，作为输出电压Vout，从输出端子OUT输出第2输入电压V2与第3输入电压V3的平均值(V2+V3)/2。

(实施例2的效果)

根据本实施例2，除具有与实施例1的效果(c)、(d)大致相同的效果外，还具有以下(1)、(2)所述的效果。

(1)根据本实施例2的多输入运算放大电路，通过具有两种偏置电压NBS1、NBS2，使用相同数量而且相同型号的NMOS 71，实现相对于第1差动放大电路70—1和第2差动放大电路7—2的恒流源、流过2倍恒定电流i×2的第3差动放大电路70—3的恒流源。因此，在以往的电路中，例如在第3差动放大电路70—3中需要并联连接两个恒流源用NMOS71，加上第1和第2差动放大电路70—1、70—2中的两个恒流源用NMOS71，合计需要4个NMOS 71。对此，在本实施例2中，利用3个恒流源用NMOS 71实现相同的动作，所以能够实现与以往相同的动作，并且抑制芯片面积的增加。

(2)通过使用具有所述效果(1)的多输入运算放大电路，可以实现高精度而且能够以较小面积动作的D/A转换器。

【实施例3】

(实施例3的结构及动作)

图6是表示本发明的实施例3的多输入运算放大电路的简要结构图，对与表示实施例1的图1和表示实施例2的图5中的要素相同的要素，赋予相同的标号。

该多输入运算放大电路是组合了实施例1的灌入(sink)用多输入运算放大电路和实施例2的拉出(source)用多输入运算放大电路的轨至轨(Rail to Rail)式电路。在施加电源电压VDD(例如15V)后，在电压范围0V～VDD的范围内，求出输入电压V2、V3的平均值(V2+V3)/2(＝Vout)，从输出端子OUT输出该输出电压Vout。

在本实施例3的多输入运算放大电路中，当输入电压V2、V3在电压范围0V～VDD/2的范围内变化时，灌入(sink)用多输入运算放大电路动作，当输入电压V2、V3在电压范围VDD/2～VDD的范围内变化时，拉出(source)用多输入运算放大电路动作，所以运算精度提高。

(实施例3的效果)

根据本实施例3，除具有与实施例1的效果(c)、(d)大致相同的效果外，还具有以下(i)、(ii)所述的效果。

(i)根据本实施例3的多输入运算放大电路，恒流源用PMOS 41/恒流源用NMOS 71分别具有两种偏置电压PBS1、PBS2和NBS1、NBS2，由此使用相同数量而且相同型号的PMOS 41、NMOS 71，实现流过2倍恒定电流i×2的第3差动放大电路40—3、40—3的恒流源。因此，在以往的电路中，恒流源用晶体管需要8个(4个PMOS、4个NMOS)，而在本实施例3中，利用6个恒流源用晶体管(3个PMOS、3个NMOS)实现相同的动作，所以能够实现与以往相同的动作，并且抑制芯片面积的增加。

(ii)通过使用具有所述(i)效果的多输入运算放大电路，可以实现高精度而且能够以较小面积动作的D/A转换器。

【实施例4】

本实施例4涉及一种显示装置的驱动电路，是把m+n比特(其中，n为3以上的整数)的数字数据转换为模拟数据的D/A转换器，具有：生成相当于m比特量的灰度电压(gradation voltage)的基准电压产生电路(例如图3中的基准电压产生电路10)；第1选择电路(例如图3中的第1选择电路20a、20b)，其根据m比特的数字数据，从所述基准电压产生电路选择两个灰度电压；第2选择电路(例如图3中的第2选择电路20c)，其根据n比特的数字数据，把通过所述第1选择电路选择出的两个灰度电压中的任一方分别作为n个输出的模拟数据输出；和多输入运算放大器(例如图1、图5或图6中的多输入运算放大电路)，输入所述n个模拟数据，对应各个比特进行加权并输出平均值。

以下说明n比特解码(n为正整数，例如3)的多输入运算放大电路。

(实施例4的结构及动作)

图7是表示本发明的实施例3的多输入运算放大电路的简要结构图，对与表示实施例1的图1中的要素相同的要素，赋予相同的标号。

该多输入运算放大电路是利用3比特解码的电压跟随电路构成的灌入(sink)用电路，由第1、第2、第3、第4差动放大电路40—1～40—4、与该第1、第2、第3、第4差动放大电路40—1～40—4共同连接的负载电路50、及与这些差动放大电路40—1～40—4和负载电路50连接的输出电路60构成。第1、第2、第3差动放大电路40—1～40—3是与实施例1相同的电路。

第4差动放大电路40—4具有输入第4输入电压V4的正相输入端子(+)IN4、和流过4倍的恒定电流i×4(例如4mA)的第4共用节点N4，由与第1、第2差动放大电路40—1、40—2不同的两个并联连接的恒流源用PMOS 41—1、41—2、与第1、第2差动放大电路40—1、40—2不同的四个并联连接的差动对用PMOS 42—1～42—4，和同样并联连接的四个PMOS 43—1～43—4构成。

在本实施例4的多输入运算放大电路中，在施加电源电压VDD后，在电压范围0V～VDD/2的范围内，求出输入电压V1、V2、V3、V4的平均值(V1+V2+V3+V4)/4(＝Vout)，从输出端子OUT输出该输出电压Vout。

(实施例4的效果)

根据本实施例4具有以下(A)～(C)所述的效果等。

(A)关于3比特解码，以往需要8个恒流源用PMOS，而在本实施例4中，可以利用5个恒流源用PMOS 41、41—1、41—2来实现相同的动作。因此，可以实现与以往相同的动作，并且抑制芯片面积的增加。

(B)本实施例4这样的3比特解码的结构，也可以适用于实施例2的拉出(source)用电路和实施例3的轨至轨式电路。关于3比特解码的轨至轨式多输入运算放大电路，以往需要16个恒流源用晶体管(8个PMOS，8个NMOS)，与此相对，本实施例可以使用10个恒流源用晶体管(5个PMOS，5个NMOS)实现相同的动作，可以抑制芯片面积的增加。

(C)在把图7设计为4比特解码的结构时，在第4差动放大电路40—4旁边设置第5差动放大电路即可。该第5差动放大电路可以构成为例如具有输入第4输入电压的正相输入端子、和流过8倍的恒定电流i×8的第5共用节点，由根据偏置电压PBS2控制栅极的三个并联连接的恒流源用PMOS、差动对的一方的八个并联连接的PMOS、和差动对的另一方的八个并联连接的PMOS构成。

【实施例5】

前述实施例4中说明的多输入运算放大器例如具有：第1差动放大电路，其根据基于第1偏置电压的第1恒流源和第1输入电压，输出第1电压；第n+1差动放大电路，其与所述第1差动放大电路并联设置，根据基于第2偏置电压的第2恒流源和与后面n比特中的排在最前面的比特对应的模拟数据，输出第n+1电压；和差动放大电路组，其由多个差动放大电路构成，该差动放大电路包括与所述第1差动放大电路并联设置并且输出与所述第n+1恒流源不同的电流的恒流源，根据分别对应于所述排在后面的n—1比特的模拟数据输出电压，输入所述各个差动放大电路的电压是所述选择出的两个灰度电压中的任一方，并输出所述各个差动放大电路的输出电压的平均值。以下说明该示例。

图8是表示本发明的实施例5的多输入运算放大电路的结构图，对与表示实施例4的图7中的要素相同的要素赋予相同的标号。

在该多输入运算放大电路中，与后面的n比特中的排在最前面的比特对应的差动放大电路40—4，利用与偏置电压PBS1不同的偏置电压PBS2实现。由此，可以实现与实施例4相同的面积。

(变形例)

本发明不限于上述实施例1～5，可以实现各种应用方式和变形。作为该应用方式和变形例，例如有以下(1)～(3)所述的示例。

(1)在图1、图5、图6、图7、图8所示的第1差动放大电路10—1、40—1中，不输入固定的输入电压V1，而向第1输入端子IN1输入变化的输入电压V1。由此，可以获得与实施例1～5大致相同的作用效果。

(2)可以利用其他晶体管构成差动放大电路40—1～40—4、70—1～70—3、负载电路50、80及输出电路60、90，或利用电阻元件等构成负载电路50、80等，从而实现各种应用方式和变形。

(3)实施例的D/A转换器也可以应用于LCD以外的其他显示装置和半导体装置等。