恒压电路与控制恒压电路的输出电压的方法

摘要

公开了一种恒压电路，其转换从输入端子输入的输入电压，将输入电压转换为预定恒定电压，并且从输出端子输出所转换的电压，该恒压电路包括：输出晶体管，用来对应于控制信号从输入端子向输出端子输出电流；控制电路部分，用来控制输出晶体管的操作，从而与从输出端子输出的电压成比例的比例电压等于参考电压；以及伪负载电流控制电路部分，用来：根据输入电压与输出晶体管栅极电压之间的电压差，当检测到输出晶体管被切换截止时，从输出端子供应伪负载电流。

说明书

技术领域

本发明涉及恒压电路与控制恒压电路的输出电压的方法，用来减少由输出晶体管的电流泄露造成的输出电压的增加，并且提高输入/输出特性。

背景技术

图11显示利用串联调节器的恒压电路的现有技术例。图11所示的恒压电路包括：参考电压生成电路101，用来生成预定参考电压Vr，并且输出所生成的电压Vr；输出晶体管M101；误差放大器电路102，包括MOS晶体管M102-M106；以及电阻器R101、R102，用来检测输出电压(此后称为“输出电压检测电阻器”)。误差放大器电路102放大由输出电压电阻器R101、R102所划分的电压Vfb与参考电压生成电路101所输出的参考电压Vr之间的电压差，将放大后的电压输出到输出晶体管M101的栅极，并且控制输出晶体管M101从而将输出电压Vo稳定在预定电压上。

近年以来，人们希望尽可能地减少输入电压Vdd与输出电压Vo之间的电压差(输入/输出电压差)，以减少输出晶体管M101处的功耗，由此减少设备功耗。人们还希望尽可能地减少在输出电压检测电阻器R101、R102中流动的电流，以减少IC(集成电路)内的消耗电流。为了减少输入电压与输出电压之间的差异，使用具有高驱动能力的晶体管用于输出晶体管M101。另外，通过减少输出晶体管M101的栅极的长度L以及增加输出晶体管M101的栅极的宽度W，来减少输出晶体管M101的门限电压。

在一项示例性现有技术中，存在即使当以低供电电压运行时电流流动不高或者为零也可以稳定输出电压的恒压电路(例如参见日本注册专利第3643043号)。图12为显示此类恒压电路的电路图。在图12所示的电路中，通过添加从输出晶体管M111供应预定电流的伪负载电路，即使当在负载RL中没有电流流动时，也可以防止输出电压VOUT增加。

但是此处在使用具有短栅极长度L的精细制造的MOS晶体管、或者具有小门限电压的MOS晶体管的情况下，在截止状态下，可能会发生泄露电流。另外，即使栅极与源极之间的电压Vgs变为零，在使用具有大栅极宽度W与栅极长度L的大MOS晶体管的情况下，也可能会出现几μA的电流泄露。在电流流至所连接的负载的情况下，如图11所示的电路中，此类泄露电流对于输出电压没有影响，这是因为泄露电流可以流至负载。但是，在流至负载的电流在从0μA到几μA的范围的状态下(即几乎没有负载)，不能流到外面的泄露电流流至输出电压检测电阻器R101与R102。虽然在泄露电流小于稳定流至电阻器R101与R102的电流的情况下可以忽略泄露电流，但是大泄露电流造成输出电压Vo的增加。由此，流至输出电压检测电阻器R101与R102的电流无法被减少到不大于输出晶体管M101的泄露电流的量，并且无法获得功耗的降低。

图13显示在图11所示的恒压电路处于无负载状态下的情况下、从输出晶体管M101输出的电流i101特性的例子。在图13所示的例子中，输入电压Vdd为5V，输出电压为1V，并且流至输出电压检测电阻器R101与R102的电流近似为0.2μA。

虽然图13显示在低温与常温之间的范围内流动的相对稳定的电流，但是在高温区会出现上述的电流泄露。

图14显示在图11所示的恒压电路处于无负载状态下的情况下输出晶体管M101的输出电压Vo与栅极电压的温度特性。

如图14所示，输出晶体管M101的所有泄露电流都流入输出电压检测电阻器R101与R102，这是因为流至负载的电流为0μA。虽然输出晶体管M101通过切换到截止(断开状态)来试图调节电流，但是在75℃周围，输出晶体管M101的栅极电压变得基本等于输入电压Vdd(5V)。在不小于75℃的高温区域，输出晶体管M101无法控制输出电压Vo，从而输出电压Vo与输出晶体管M101的泄露电流成比例地增加。

虽然可以增加输出晶体管M101的栅极长度L或者增加晶体管M101的门限电压以控制泄露电流，但是此类方法造成输入电压与输出电压之间的差异增加，并且导致输出晶体管M101的大功耗。另外，对于图12所示的配置，存在以下问题：由于恒定运行伪负载电路111，稳定状态期间的功耗增加。

发明内容

本发明的总目的在于提供一种恒压电路以及控制恒压电路的输出电压的方法，其基本消除了由现有技术的局限与缺点所造成的一或多个问题。

本发明的特征与优点在以下说明书中列出，并且部分地从说明书与附图中可以明了，或者可以通过根据说明书中提供的教导对本发明的实践得到了解。本发明的目的与其他特征与优点可以通过在说明书中以完整、清晰、简洁、确切的术语具体指出、从而使本领域技术人员能够实现本发明的恒压电路以及控制恒压电路的输出电压的方法来实现与达成。

为了获得这些以及其他优点，并且根据此处概括描述的本发明的目的，本发明的实施例提供一种恒压电路，其转换从输入端子输入的输入电压，将输入电压转换为预定恒定电压，并且从输出端子输出所转换的电压，该恒压电路包括：输出晶体管，用来对应于控制信号从输入端子向输出端子输出电流；控制电路部分，用来控制输出晶体管的操作，从而与从输出端子输出的电压成比例的比例电压等于参考电压；以及伪负载电流控制电路部分，用来：根据输入电压与输出晶体管栅极电压之间的电压差，当检测到输出晶体管被切换截止时，从输出端子供应伪负载电流。

另外，本发明的另一实施例提供一种控制恒压电路的输出电压的方法，该方法包括以下步骤：(a)控制输出晶体管的操作，该输出晶体管根据输入控制信号，从输入端子向输出端子输出电流，从而与从输出端子输出的电压成比例的电压等于预定参考电压；(b)将输入到输入端子的电压转换为预定恒定电压；(c)将转换后的电压从输出端子输出；以及(d)根据输入电压与输出晶体管栅极电压之间的电压差，当检测到输出晶体管被切换截止时，从输出端子供应伪负载电流。

附图说明

图1为显示根据本发明第一实施例的恒压电路的示例性配置的电路图；

图2为描述图1所示的配置的输出电压Vo的温度特性的图示；

图3为描述在过冲的情况下图1所示的配置的输出电压的波形的例子的图示；

图4为描述在过冲的情况下图1所示的配置的输出电压的波形的另一例子的图示；

图5为显示根据本发明第二实施例的恒压电路的示例性配置的电路图；

图6为显示根据本发明第三实施例的恒压电路的示例性配置的电路图；

图7为显示图6所示的偏置电压生成电路的示例性配置的电路图；

图8为显示根据本发明第三实施例的恒压电路的另一示例性配置的电路图；

图9为显示图6所示的偏置电压生成电路的另一示例性配置的电路图；

图10为显示图6所示的偏置电压生成电路的另一示例性配置的电路图；

图11为显示根据现有技术例的恒压电路的电路图；

图12为显示根据另一现有技术例的恒压电路的电路图；

图13为描述在没有负载的情况下根据图11所示的配置的流至输出晶体管的电流的温度特性的图示；以及

图14为描述根据图11所示的配置的输出晶体管的栅极电压的输出电压与温度特性的图示。

具体实施方式

根据附图所示实施例具体描述本发明。

[第一实施例]

图1为显示根据本发明第一实施例的恒压电路1的示例性配置的电路图。在图1中，恒压电路1利用从输入端子IN输入的输入电压Vdd，生成预定恒定电压。恒压电路1从输出端子OUT向负载10输出所生成的电压作为输出电压Vo。

恒压电路1包括：参考电压生成电路2，用来生成预定参考电压Vref，并且输出所生成的电压；误差放大器电路3；输出晶体管M1，包括PMOS晶体管；输出电压检测电阻器R1、R2；以及伪负载电流控制电路4，用来当检测到输出晶体管M1被切换到截止状态(断开状态)时，从输出端子OUT向地电势(地电压)供应伪负载电流iL。恒压电路1可集成在单个IC中。

误差放大器电路3包括NMOS晶体管M2-M4以及PMOS晶体管M5、M6。另外，伪负载电流控制电路4包括比较器11、NMOS晶体管M11、以及恒定电流源12。请注意：在该例子中，参考电压生成电路2、误差放大器电路3、以及电阻器R1与R2作为控制电路部分；伪负载电流控制电路4作为伪负载电流控制电路部分；比较器11作为比较电路；并且NMOS晶体管M11作为开关。

输出晶体管M1连接在输入端子IN与输出端子OUT之间。输出晶体管M1的基底栅极(也称为“背栅极”)连接到输出晶体管M1的源极。电阻器R1与R2串联在输出端子OUT与地之间。通过划分输出电压Vo而获得的分压Vfb从电阻器R1与R2之间的结合部分输出。

在误差放大器电路3中，NMOS晶体管M3与M4作成差动对，并且连接相应源极。NMOS晶体管M2连接在结合部分与地之间。NMOS晶体管M2作为恒定电流源，其中参考电压Vref输入到NMOS晶体管M2的栅极。另外，PMOS晶体管M5与M6形成电流镜电路。PMOS晶体管M5与M6作为NMOS晶体管M3与M4(其作为差动对)的负载。PMOS晶体管M5与M6的每个源极连接到输入电压Vdd。连接PMOS晶体管M5的栅极与PMOS晶体管M6的栅极，并且在PMOS晶体管M6的漏极处结合。

PMOS晶体管M5的漏极连接到NMOS晶体管M3的漏极，并且PMOS晶体管M6的漏极连接到NMOS晶体管M4的漏极。作为误差放大器电路3的输出端子的NMOS晶体管M3的漏极连接到输出晶体管M1的栅极。NMOS晶体管M3的栅极作为正相输入端子，其允许参考电压Vref输入其中。NMOS晶体管M4的栅极作为误差放大器电路3的反相输入端子，其允许分压Vfb输入其中。NMOS晶体管M2-M4的每个基底栅极连接到地。PMOS晶体管M5与M6的每个基底栅极连接到输入电压Vdd。

接着，在伪负载电流控制电路4中，NMOS晶体管M11与恒定电流源12串联在输出端子OUT与地之间。NMOS晶体管M11的栅极连接到比较器11的输出端子。比较器11的正相输入端子连接到输出晶体管M1的栅极。输入电压Vdd输入到比较器11的反相输入端子。

对于以上配置，误差放大器电路3控制输出晶体管M1的操作，从而分压Vfb变得基本等于参考电压Vref，并且控制从输出晶体管M1向负载10输出的输出电压io。因为输出晶体管M1通过减少输入电压与输出电压之间的差异减少了功耗，所以配置输出晶体管M1具有短栅极长度L或者小门限电压。在温度为高的情况下，此类配置造成泄露电流流动。

在伪负载电流控制电路4中，向例如作为差动对的晶体管中的至少一个提供偏移，从而比较器11使其输入端子中的至少一个提供有偏移。当正相输入端子与反相输入端子之间的电压差不大于预定值时，比较器11从其输出端子输出高电平信号。考虑到诸如所执行的工艺的变化等因素的影响，将该偏移设置为使比较器11能够以上述方式一致运行的值。

以下描述流至负载10的电流(此后称为“电流io”)增加从而通过将电流io与流至电阻器R1与R2的串联电路的电流(此后称为“电流ia”)相加而获得的电流变得不小于输出晶体管M1的泄露电流的情况。

在这种情况下，误差放大器电路3通过减少输出晶体管M1的栅极电压来增加栅极/源极电压。由此，比较器11的输出端子变为低电平。相应地，NMOS晶体管M11变为截止状态(断开状态)，伪负载电流控制电路4停止运行，并且作为输出端子OUT与地之间伪负载的恒定电流源12变为断开，由此防止伪负载电流iL流动。

以下描述流至负载10的电流减少到0至几μA从而通过将电流io与电流ia相加而获得的电流变得小于输出晶体管M1的泄露电流的情况。

在这种情况下，泄露电流通过流入输出电压检测电阻器R1与R2而增加输出电压Vo。但是，误差放大器电路3通过增加输出晶体管M1的栅极电压到基本等于输入电压Vdd的电压，来减少输出电压Vo。由此，比较器11的输出端子变为高电平。相应地，NMOS晶体管M11变为导通状态(通电状态)，并且作为输出端子OUT与地电压之间伪负载的恒定电流源12变为接通。结果，输出晶体管M1的泄露电流通过NMOS晶体管M11与恒定电流源12而流至地，而非流至输出电压检测电阻器R1与R2。由此，可以防止由输出晶体管M1的泄露电流增加输出电压Vo。

由此，因为根据本发明第一实施例的上述恒压电路具有伪负载电流控制电路4，当操作输出晶体管M1为截止状态(断开状态)时，该伪负载电流控制电路4允许伪负载电流iL从输出端子OUT流至地电压，所以与常规例子相比，在不小于75℃的高温范围内，可以大大减少输出电压Vo的增加(参见图2，其显示图1的恒压电路1以及以虚线表示的常规例子的输出电压Vo的温度特性)。另外，可以减少稳定状态下的功耗增加。另外，可以防止由输出晶体管M1的泄露电流增加输出电压Vo。

另外，在输出电压Vo过冲(例如，由于当负载电流io从高负载突然变为低负载时的负载瞬态响应、低负载时的输入变迁、或者导通电源时的变迁)的常规情况下，由于没有什么通道允许电流流动以减少所增加的输出电压Vo、并且流经此类通道的电流量不大，输出电压Vo变为恒定电压需要大量时间。但是，通过利用伪负载电流控制电路4，与图3和图4所示的常规例子(以虚线表示)相比，可以在较短的时间内，将所增加的输出电压Vo降低到稳定的预定电压。请注意：图3显示当输入到恒压电路1的输入电压Vdd为2.2V并且从恒压电路1输出的恒定电压为1.2V时、负载电流io从200mA减少到1μA的情况。另外，图4显示当输入到恒压电路1的输入电压Vdd为2.2V并且从恒压电路1输出的恒定电压为1.2V时、负载电流io从200mA减少到100μA的情况。

[第二实施例]

虽然根据本发明第一实施例的伪负载电流控制电路4使用比较器，但是伪负载电流控制电路4可以被配置为没有比较器、但是仍然能够减少功耗的电路。此类配置用于下述根据本发明第二实施例的恒压电路1a。

图5为显示根据本发明第二实施例的恒压电路1a的示例性配置的电路图。在图5中，与图1相同的部件具有相同的附图标记，并且省略其进一步解释(即以下描述与图1相比的差异)。

与图1相比的差异之一为：通过改变图1的伪负载电流控制电路4的内部电路配置，来减少功耗。相应地，本发明第二实施例的伪负载电流控制电路称为伪负载电流控制电路4a，并且本发明第二实施例的恒压电路称为恒压电路1a。

在图5中，恒压电路1a利用从输入端子IN输入的输入电压Vdd，生成预定恒定电压。恒压电路1a从输出端子OUT向负载10输出所生成的电压作为输出电压Vo。

恒压电路1a包括：参考电压生成电路2、误差放大器电路3、输出晶体管M1、电阻器R1、R2、以及伪负载电流控制电路4a。伪负载电流控制电路4a用来当输出晶体管M1被切换到截止状态(断开状态)时，从输出端子OUT向地供应伪负载电流iL。恒压电路1a可集成在单个IC中。

伪负载电流控制电路4a包括：PMOS晶体管M15、M16、电阻器R15、以及恒定电流源15。请注意：伪负载电流控制电路4a作为伪负载电流控制电路部分，PMOS晶体管M15作为比例电流生成电路，电阻器R15作为电流至电压转换电路，并且PMOS晶体管M16作为开关。

在伪负载电流控制电路4a中，PMOS晶体管M15与电阻器R15串联在输入电压Vdd与地电压之间，并且PMOS晶体管M15的栅极连接到输出晶体管M1的栅极。另外，PMOS晶体管M16与恒定电流源15串联在输出端子OUT与地之间，并且PMOS晶体管M16的栅极连接到PMOS晶体管M15与电阻器R15之间的结合部。

在此类配置中，PMOS晶体管M15为与输出晶体管M1相同的器件，但是尺寸(晶体管尺寸)比输出晶体管M1小。在输出晶体管M1导通的情况下，PMOS晶体管M15输出与从输出晶体管M1输出的电流成比例的电流。然后，由电阻器R15将该输出比例电流转换为预定电压。然后，转换后的电压被输入到PMOS晶体管M16的栅极。由此，PMOS晶体管M16被切换到截止状态(断开状态)。

接着，在输出晶体管M1被切换截止(断开状态)的情况下，PMOS晶体管M15也被切换到截止(断开状态)。相应地，PMOS晶体管M16的栅极电压下降。然后，PMOS晶体管M16切换导通，并且连接到输出端子OUT与地电压之间的恒定电流源15。由此，恒定电流源15允许将伪负载电流iL提供到地。结果，输出晶体管M1的泄露电流通过恒定电流源15流至地，而不是流至输出电压检测电阻器R1与R2。由此，可以防止由输出晶体管M1的泄露电流增加输出电压Vo。

由此，因为根据本发明第二实施例的上述恒压电路不使用消耗大电流的比较器，而是具有伪负载电流控制电路4a，当输出晶体管M1切换到截止状态(断开状态)时，该伪负载电流控制电路4a允许伪负载电流iL从输出端子OUT流至地，所以不仅可以获得与第一实施例的相同的效果，而且可以进一步减少伪负载电流控制电路4a的电流消耗。由此，可以减少电流消耗。

[第三实施例]

因为根据本发明第二实施例的PMOS晶体管M15的尺寸(晶体管尺寸)不大，所以PMOS晶体管M15在切换导通时可以仅输出几μA的电流。因此，通过使用仅几μA的电流，生成足以截止PMOS晶体管M16的电压。这可能要求电阻器R15的电阻值很大。结果，电阻器R15的电阻值的变化，可能会影响切换导通PMOS晶体管M16的条件。以下描述的根据本发明第三实施例的恒压电路具有能够进一步减少电流消耗而不受电阻器R15的电阻值影响的伪负载电流控制电路。

图6为显示根据本发明第三实施例的恒压电路1b的示例性配置的电路图。在图6中，与图1相同的部件具有相同的附图标记，并且省略其进一步解释(即以下描述与图1相比的差异)。

与图1相比的差异之一为：通过改变图1的伪负载电流控制电路4的内部电路配置，来减少功耗。相应地，本发明第三实施例的伪负载电流控制电路称为伪负载电流控制电路4b，并且本发明第三实施例的恒压电路称为恒压电路1b。

在图6中，恒压电路1b利用从输入端子IN输入的输入电压Vdd，生成预定恒定电压。恒压电路1b从输出端子OUT向负载10输出所生成的电压作为输出电压Vo。

恒压电路1b包括：参考电压生成电路2、误差放大器电路3、输出晶体管M1、电阻器R1、R2、伪负载电流控制电路4a。伪负载电流控制电路4b用来当输出晶体管M1被切换到截止状态(断开状态)时，从输出端子OUT向地供应伪负载电流iL。恒压电路1a可集成在单个IC中。

伪负载电流控制电路4b包括偏置电压生成电路21。偏置电压生成电路21用来根据NMOS晶体管M21、M22、PMOS晶体管M23、以及输入电压Vdd，生成偏置电压，并且将所生成的偏置电压输出到PMOS晶体管M23的栅极。请注意：伪负载电流控制电路4b作为伪负载电流控制电路部分，偏置电压生成电路21作为第一电压生成电路，PMOS晶体管M23作为第一晶体管，偏置电压Vb作为第一电压。

在伪负载电流控制电路4b中，NMOS晶体管M21与M22形成电流镜电路。NMOS晶体管M21与M22中每一个的源极连接到地。NMOS晶体管M21与M22中每一个的栅极连接到NMOS晶体管M21的漏极。

NMOS晶体管M21的漏极连接到PMOS晶体管M23的漏极。NMOS晶体管M22的漏极连接到输出端子OUT。PMOS晶体管M23的源极连接到输出晶体管M1的栅极。偏置电压Vb输入到PMOS晶体管M23的栅极。NMOS晶体管M21与M22的每一个基底栅极连接到地。PMOS晶体管M23的基底栅极连接到PMOS晶体管M23的源极。

在此类配置中，伪负载电流控制电路4b的偏置电压生成电路21生成偏置电压Vb，用来当输出晶体管M1的栅极电压变得不小于切换截止输出晶体管M1(断开状态)的电压时切换导通PMOS晶体管M23。更具体地，偏置电压生成电路21生成等于或略微小于通过从输入电压Vdd中减去PMOS晶体管M23的门限电压Vth而获得的电压的偏置电压Vb，并且将所生成的偏置电压输出到PMOS晶体管M23的栅极。

以下描述流至负载10的电流(负载电流)io增加从而通过将电流io与流至串联连接的电阻器R1与R2的电流ia相加而获得的电流变得不小于输出晶体管M1的泄露电流的情况。

在这种情况下，误差放大器电路3操作以减少输出晶体管M1的栅极电压，并且增加栅极与源极之间的电压。由此，PMOS晶体管M23的源极电压下降，并且PMOS晶体管M23的栅极与源极之间的电压(栅极/源极电压)变得更小。由此，PMOS晶体管M23被切换截止(断开状态)。在PMOS晶体管M23被切换截止的情况下，NMOS晶体管M21与M22都变为截止(断开状态)。相应地，伪负载电流控制电路4b停止操作，并且输出端子OUT与地电压之间的伪负载变为断开。

以下描述流至负载10的电流减少到0至几μA从而通过将电流io与电流ia相加而获得的电流变得小于输出晶体管M1的泄露电流的情况。

在这种情况下，泄露电流通过流入输出电压检测电阻器R1与R2而增加输出电压Vo。但是，误差放大器电路3通过增加输出晶体管M1的栅极电压到基本等于输入电压Vdd的电压来减少输出电压Vo。在此类情况下，当栅极/源极电压变得不小于预定门限电压时，PMOS晶体管M23被切换导通，由此造成电流根据PMOS晶体管M23的尺寸和栅极/源极电压流动。NMOS晶体管M21与M22镜射该电流，并且将电流从输出端子OUT供应到地。结果，输出晶体管M1的泄露电流通过NMOS晶体管M22而流至地，而非流至输出电压检测电阻器R1与R2。由此，可以防止由输出晶体管M1的泄露电流增加输出电压Vo。

图7为显示图6所示的偏置电压生成电路21的示例性配置的电路图。

在图7中，偏置电压生成电路21包括：NMOS晶体管M31、M32、PMOS晶体管M33、M34、以及电阻器R31。PMOS晶体管M33的栅极与PMOS晶体管M34的栅极连接，并且PMOS晶体管M33、M34的相连栅极的结合部连接到PMOS晶体管M34的漏极。PMOS晶体管M33的源极连接到输入电压Vdd，并且PMOS晶体管M34的源极通过电阻器R31连接到输入电压Vdd。相应地，PMOS晶体管M33、M34形成电流镜。

NMOS晶体管M31的栅极与NMOS晶体管M32的栅极连接，并且NMOS晶体管M31、M32的相连栅极的结合部连接到NMOS晶体管M31的漏极。NMOS晶体管M31、M32中每一个的源极连接到地。相应地，NMOS晶体管M31、M32形成电流镜。NMOS晶体管M31的漏极连接到PMOS晶体管M33的漏极，并且NMOS晶体管M32的漏极连接到PMOS晶体管M34的漏极。PMOS晶体管M34与NMOS晶体管M32之间的结合部(其作为偏置电压生成电路21的输出端子)连接到PMOS晶体管M23的栅极。

NMOS晶体管M31与NMOS晶体管M32具有基本相同的尺寸(晶体管尺寸)。PMOS晶体管M34具有大晶体管尺寸，其中PMOS晶体管M34被配置来具有与PMOS晶体管M33相比的较大的栅极宽度W或者较短的栅极长度L。例如，通过将PMOS晶体管M33与PMOS晶体管M34之间的晶体管尺寸比设置为1∶8，每个MOS晶体管M33-M34在饱和区操作。

流至NMOS晶体管M31的电流i1与流至NMOS晶体管M32的电流基本相等。相应地，PMOS晶体管M33的栅极/源极电压Vgs33与PMOS晶体管M34的栅极/源极电压Vgs34之间的关系可以下述公式(1)表示。

Vgs33＝Vgs34+r31×i2...(1)

请注意：公式(1)中的“r31”表示电阻器R31的电阻值。

相应地，可以下述公式(2)表示的电流i2变为不依赖于输入电压(源电压)Vdd的电压。

i2＝(Vgs33-Vgs34)/r31...(2)

另外，因为(Vgs33-Vgs34)具有预定温度系数，所以通过利用温度系数与(Vgs33-Vgs34)的预定温度系数相同的电阻器R31，可以获得不依赖于温度的电流i2。此处，PMOS晶体管M33的栅极电压为偏置电压Vb，并且PMOS晶体管M33的栅极/源极电压Vgs为输入电压Vdd与偏置电压Vb之间的电压差。由此，PMOS晶体管M33的栅极/源极电压Vgs恒为使PMOS晶体管M23能够提供预定流所需的电压。通过使用相同的元件作为PMOS晶体管M23与PMOS晶体管M33，当输出晶体管M1变为断开状态时，PMOS晶体管M23可以一致地供应恒定流，而不用关心诸如输入电压Vdd、温度、工艺等变化因素。

请注意：不推荐PMOS晶体管M23的尺寸和栅极/源极电压为太大，这是因为其会超过PMOS晶体管M5的电流供应能力，并且减少从PMOS晶体管M23流出的电流，由此防止充分地获得所希望的效果。相应地，优选的是，PMOS晶体管M23具有能够仅供应小量电流(例如近似0.1μA)的尺寸，并且调整NMOS晶体管M21与M22之间的尺寸比。

在图6中，虽然PMOS晶体管M23的基底栅极连接到源极，但是当根据变化因素(例如工艺)而切换导通的输出晶体管M1输出电流时，此类连接允许PMOS晶体管M23被切换导通，由此使NMOS晶体管M22从输出端子OUT供应伪负载电流iL到地。为了防止该情况发生，PMOS晶体管M23的基底栅极可以连接到输入电压Vdd，如图8所示。

对于图8所示的配置，向PMOS晶体管M23的基底栅极施加大于源极电压的电压。这允许基底偏置效应增加PMOS晶体管M23的门限电压。在负载电流io增加从而通过将负载电流io加上在串联连接的R1、R2中流动的电流ia而获得的电流变得不小于输出晶体管M1的泄露电流的情况下，PMOS晶体管的源极电压减少。另外，随着PMOS晶体管M23的栅极/源极电压变得更小，也会发生上述的基底偏置效应。相应地，因为PMOS晶体管M23无法被切换导通，并且伪负载电流控制电路4b没有运行(未活动)，所以不会影响对IC的电流消耗与操作的调节(控制)。

图9与图10为显示偏置电压生成电路21的其他替换示例性配置的电路图。替换图7所示的电路，图9或图10所示的电流可以用做为伪负载电流控制电路4b。在图9中，连接作为恒定电流源的耗尽型NMOS晶体管M36以及饱和连接PMOS晶体管M35，并且PMOS晶体管M35的栅极电压为偏置电压Vb。

在图10中，PMOS晶体管M37与PMOS晶体管M38以带隙iref电路(band gap iref circuit)形成电流镜电路，并且PMOS晶体管M37与M38的栅极电压为偏置电压Vb。

由此，因为根据本发明第三实施例的上述恒压电路具有伪负载电流控制电路4b，当输出晶体管M1被切换到截止状态(断开状态)时，该伪负载电流控制电路4b允许伪负载电流iL从输出端子OUT流至地电压，所以不仅可以获得与第二实施例相同的效果，而且可以更精确地操作伪负载电流控制电路4b。

虽然在上述本发明第一到第三实施例中使用MOS晶体管，但是可以使用结式场效应晶体管(JFET)作为MOS晶体管的替代，或者可以使用双极晶体管作为场效应晶体管的替代。但是，在使用双极晶体管的情况下，电流消耗大于使用场效应晶体管的情况。因此，在希望减少电流消耗的情况下，使用双极晶体管可能不是有优选的。

另外，本发明不限于这些实施例，而是在不脱离本发明的范围的情况下，可以进行变化与修改。

本发明基于2006年6月14日向日本专利局提交的日本优选权申请第2006-164851号，其全部内容通过引用并入本文。