一种TD－SCDMA直放站同步时钟校准的方法

摘要

本发明提供了一种TD－SCDMA直放站同步时钟校准的方法，该方法首先计算误差统计值，根据误差统计值对同步计数器做均匀增减拍处理来校准同步计数器，采用本发明的同步时钟校准的方法，实时校准本地钟源，对晶振精度要求100ppm即可，同时实时校准也消除了随温度、时间、电压的影响。

说明书

技术领域

本发明涉及一种时钟同步校准的方法，尤其涉及一种TD-SCDMA直放站同步时钟校准的方法。

背景技术

TD-SCDMA是国际电信联盟ITU正式发布的第三代移动通信空中接口技术规范之一。在TD-SCDMA网的建设中，TD-SCDMA直放站扮演着重要角色。它是一种成本低、架设简单、具有小型基站功能、经济有效的设备。

TD-SCDMA直放站因上下行切换需解决同步问题，且需要保证直放站时钟源与基站时钟源精确同步。目前采用的同步方法主要有包络检波同步方式、基带解码同步方式和GPS同步方式。包络检波和基带解码同步方式提供5ms的帧同步脉冲，GPS同步方式提供1s的同步脉冲。

现有的未做时钟校准的情况下，包络检波同步方式、基带解码同步方式为保证同步精度会选用＜1ppm的晶振，而且对稳定度(随温度、时间、电压的影响)要求也很高，当同步脉冲丢失后为了准确维持同步开关一段时间只有用更高精度和稳定度的晶振。而GPS同步方式要在1s内要维持同步精度(1/2码片)晶振精度须达到0.4ppm实现的代价更大。

发明内容

本发明提供了一种TD-SCDMA直放站同步时钟校准的方法，该方法包括如下步骤：(1)设备上电进入未同步状态；(2)在捕获连续帧同步脉冲后进入预同步状态，进行首次本地时钟与实时统计时钟数的误差统计值；(3)当首次误差统计值完成后进入同步状态，根据误差统计值对同步计数器做均匀增减拍处理来校准同步计数器并定期更新误差统计值；(4)当同步脉冲丢失后进入维持状态，使用最后更新的误差统计值继续校准同步计数器以维持同步开关。

采用本发明的同步时钟校准的方法，实时校准本地钟源(晶振)，对晶振精度要求100ppm即可，同时实时校准也消除了随温度、时间、电压的影响，解决了上述问题。

附图说明

图1为根据本发明的同步时钟校准状态迁移图；

图2为根据本发明的误差统计及校准框图；

图3为根据本发明的均匀增减拍处理流程图。

具体实施方式

通过对晶振特性的了解，所谓精度是指在某一特定环境下的准确度，它在短时间内是不会发生变化的，而稳定度包含了随温度、时间、电压、老化等各种外界环境影响而产生的变化，这也是慢变化过程。所以在几秒的时间段内统计的误差值是具有时效性的。本发明的具体实施例统计误差值的时间长度为5.12s(1024帧)。统计误差值的时间长度的选择决定了同步脉冲丢失后准确维持同步开关的时间长度，更长统计时间长度可获得更长维持时间长度，但首次同步等待时间会更长，误差值的时效性会变差。

统计出误差值后就知道指定时间长度内需要增减的时钟数，即增减拍处理。增减拍处理不能集中在某帧或几帧上增减，而要均匀分布在各帧内，否则同步时钟和开关会出现较大抖动。

TD-SCDMA直放站设备由于到短时的外界干扰等原因而丢失同步脉冲，这种现象在直放站处于复杂环境中运行时会经常发生。当同步脉冲丢失后，本发明将使用最后的误差统计值继续对本地时钟做均匀增减拍处理以维持同步开关一段时间(统计误差的时间长度)，在这段时间内是可以保证同步精度的。在这段时间内，当同步脉冲恢复后，可继续进行统计更新误差值，恢复正常运行状态。在这段时间内过后同步脉冲未恢复则退出同步状态，关闭同步开关。这种同步脉冲丢失维持同步开关一段时间处理方法对于TD-SCDMA直放站抗短时的干扰至关重要。

为了使本发明的方案更加清楚明白，以下结合实例对本发明进一步详细说明。本发明的具体实施例使用20.48MHz普通有源晶振方波输出，采用包络检波同步方式，运用于TD-SCDMA直放站中的干线放大器。

图1是根据本发明的同步时钟校准状态迁移图。整个同步时钟校准流程分为4个状态：0为未同步状态；1为预同步状态；2为同步状态；3为维持状态。某一状态在一定的触发条件下发生状态迁移。

首先设备上电初始状态为0(即未同步状态)，当捕获连续帧同步脉冲后进入状态1(即预同步状态)。

在预同步状态中进行首次1024帧时长的误差统计。在此期间发生丢失同步脉冲，则跳回状态1(即预同步状态)重新开始。当首次1024帧时长的误差统计完成，立即跳到状态2(即同步状态)。

同步状态是同步后正常稳定的工作状态。根据误差统计值，即可以对同步计数器进行均匀增减拍处理。得到校准后的同步计数器将输出同步切换开关。同时在同步状态中，继续进行1024帧时长的误差统计，以定期更新误差统计值。当发生丢失同步脉冲后进入状态3(即维持状态)。

在维持状态中由于没有同步脉冲，就不能统计更新误差统计值。将采用在同步状态中最后更新的误差统计值继续校准同步计数器，维持同步切换开关。为保证同步切换开关精度，维持状态最长持续1024帧时长。如果期间同步脉冲恢复，则跳回状态2(即同步状态)，否则超时未恢复同步脉冲则跳到状态0(即未同步状态)，表示设备真正失去了同步，回到初始状态重新开始。    

图2是根据本发明的误差统计及校准框图。是FPGA或CPLD实现的硬件框图。由20.48MHz晶振、4分频器、帧计数器、误差统计计数器、误差值锁存、增减拍处理、同步计数器7部分组成。

20.48MHz晶振经过4分频产生5.12MHz时钟。5.12MHz时钟一路给误差统计计数器，另一路给同步计数器。外部产生的5ms帧同步脉冲输入帧计数器，进行1024帧长计数。误差统计计数器在帧计数器的指示下统计1024帧所包含的5.12MHz时钟的个数，无误差时时钟的标准值是25600×1024＝26214400，两者相减就是误差值。每1024帧都将误差值更新给误差值锁存。误差值锁存再将误差值提供给增减拍处理部分。增减拍处理部分根据误差值进行图3所示的均匀增减拍处理，对同步计数器以帧为单位的校准。

同步计数器工作在5.12MHz时钟，无误差时1帧计数25600个时钟。增减拍处理在25600的基础上，使计数器增减以达到校准。同步计数器输出同步切换开关信号供设备进行上下行切换。

图3是根据本发明的均匀增减拍处理流程图。如图所示误差值除1024，得到B和余数A。如果B≠0，表示每帧都需增减B拍。余数A为10bit数，其中A[9]表示为余数A的第10个bit位，依次类推，A[0]表示为余数A的第1个bit位，A[m]表示余数A的第m+1个bit位。为了让余数A均匀分布到1024帧上，采用了如下算法分配：

ifA[9]＝1，每2帧加1拍，具体位置在2n+1帧，n＝0，1，2，……511；

ifA[8]＝1，每4帧加1拍，具体位置在4n+2帧，n＝0，1，2，……255；

ifA[7]＝1，每8帧加1拍，具体位置在8n+4帧，n＝0，1，2，……127；

ifA[6]＝1，每16帧加1拍，具体位置在16n+8帧，n＝0，1，2，……63；

ifA[5]＝1，每32帧加1拍，具体位置在32n+16帧，n＝0，1，2，……3 1；

ifA[4]＝1，每64帧加1拍，具体位置在64n+32帧，n＝0，1，2，……15；

ifA[3]＝1，每128帧加1拍，具体位置在128n+64帧，n＝0，1，2，……7；

ifA[2]＝1，每256帧加1拍，具体位置在256n+128帧，n＝0，1，2，3；

ifA[1]＝1，每512帧加1拍，具体位置在512n+256帧，n＝0，1；

ifA[0]＝1，每1024帧加1拍，具体位置在1024n+512帧，n＝0；

以上算法总结：

ifA[m]＝1，每K帧加1拍，具体位置在K*n+K/2帧

m＝0，1，2，......，9

K＝210-m

n＝0，1，......，(1024/K)-1。

余数A按照上述算法分配保证了帧与帧之间最多只差1拍，而且分布均匀，使校准后的同步时钟和开关抖动最小。