解码AES－3数字音频数据流的两相解码器

摘要

一种适于在广播路由器(100)中使用的两相解码器(296－1)，以及用于从数字音频数据流中提取数字音频数据子帧的方法。两相解码器(296)中的逻辑电路(298)通过根据估计的位时间构造转变窗口来提取数字音频数据子帧，利用快速时钟采样数字音频数据流，和将所采样的数字音频数据流施加到所述转变窗口，以便识别表示数字音频数据子帧的前置码的转变。

说明书

本申请是名称为″从串行化的数字音频数据流中提取数字音频数据字的方法″、申请号为038145278、申请日为2003年6月20日的申请的分案申请。

本申请涉及2002年6月21日提出的美国临时专利申请第60/390,357号。

本申请还涉及如下序号的同时待审美国专利申请：

PCT/＿＿(代理人案号IU010620)，PCT/＿＿(代理人案号IU020157)，

PCT/＿＿(代理人案号IU020158)，PCT/＿＿(代理人案号IU020160)，

PCT/＿＿(代理人案号IU020161)，PCT/＿＿(代理人案号IU020162)，

PCT/＿＿(代理人案号IU020252)，PCT/＿＿(代理人案号IU020253)，

PCT/＿＿(代理人案号IU020254)，PCT/＿＿(代理人案号IU020255)，和

PCT/＿＿(代理人案号IU020256)，所有这些申请都转让给本申请的受让人，特此全文引用，以供参考。

技术领域

本发明涉及适于在广播路由器中使用的两相解码器，更具体地说，涉及用于从输入AES-3数字音频数据流中提取32位宽数据子帧的两相解码器和相关方法。

背景技术

传统地，串行数字音频解码器使用PLL来锁定输入信号。但是，为了在串行数字音频解码器中使用PLL，通常需要各种外部部件。结果，并入了PLL的串行数字音频解码器往往既昂贵又笨重。此外，无法容易地在多种制造技术之间切换多个PLL。结果，PLL不能非常适合地在集成多种设计技术的设备中使用，所述各种设计技术例如不同的FPGA系列和/或不同标准单元和门阵列系列。

发明内容

本发明针对用于从串行化的数字音频数据流中提取数字音频数据字的两相解码器和相关方法。与此相一致，根据估计的用于串行化的数字音频数据流的位时间来构造转变窗口(transition window)。然后基于串行化的数字音频数据流中每个转变相对于前置码(preamble)子窗口以及所述转变窗口的至少一个数据子窗口的位置，从串行化的数字音频流中提取多个数字音频数据字。每一个所提取的数字音频数据字包括可通过位于前置码子窗口中的至少一个转变和位于至少一个数据子窗口中的至少一个转变的结合来识别的前置码。取决于所检测的转变位置的特定结合，所提取的数据字可以进一步被识别为具有三种不同类型的前置码中的一种。这些结合包括：位于前置码子窗口中的一对连续转变，及跟随其后的位于至少一个数据子窗口中的一对连续转变；位于前置码子窗口中的一对非连续转变，其由位于至少一个数据子窗口中的一对连续转变分隔；和位于前置码子窗口中的转变，及跟随其后的位于至少一个数据子窗口中的第一、第二和第三转变。

附图说明

图1是并入了按照本发明的原理构造的两相解码器的全冗余线性可扩展广播路由器的方块图；

图2是图1的全冗余线性可扩展广播路由器的第一广播路由器部件的放大方块图；

图3是图2的第一广播路由器部件的AES输入电路的放大方块图；

图4是图3的AES输入电路的AES两相解码器电路的放大方块图；

图5是图4的AES两相解码器的位时间估计器确定关于AES-3串行数字音频数据流的估计的位时间的方法的流程图；

图6是AES-3串行数字音频数据子帧的方框图；

图7是AES-3串行数字音频数据流的方框图；

图8是利用由图5的方法确定的估计的位时间构造的转变窗口的方框图；和

图9是通过图4的AES两相解码器的解码逻辑电路实现的状态图。

具体实施方式

首先参照图1，现在更详细地描述全冗余线性可扩展广播路由器100。正如现在所看到的那样，全冗余线性可扩展广播路由器100包括相互耦合以形成较大全冗余线性可扩展广播路由器100的数个广播路由器部件。每个广播路由器部件是包括第一和第二路由器矩阵的分离路由器设备，第二路由器矩阵是第一路由器矩阵的冗余。因此，每个广播路由器含有第一和第二路由引擎，分别用于第一和第二路由器矩阵之一，每一个路由引擎在它的输入端接收相同的输入数字音频数据流，并在其输出端放置相同的输出数字音频数据流。正如此处所公开的那样，用于构造全冗余线性可扩展广播路由器的每个广播路由器部件都是N×M大小的广播路由器。但是，完全可以设想，全冗余线性可扩展广播路由器100可以替换为由大小彼此不同的广播路由器部件构成。

正如此处进一步公开的那样，全冗余线性可扩展广播路由器100是通过将第一、第二、第三和第四广播路由器部件102、104、106和108耦合在一起而形成的。当然，当前公开的全冗余线性可扩展广播路由器100由4个广播路由器部件组成纯粹是举个例子。因此，应该清楚地认识到，按照本发明原理构造的全冗余线性可扩展广播路由器100可以利用各种其它数目的广播路由器部件来形成。第一、第二、第三和第四广播路由器部件102、104、106和108当以本文公开的方式全部连接时，集体(collectively)形成全冗余线性可扩展广播路由器100，并可以一起存放在如图1所示的公用机架中，或者如果需要的话，存放在分立的机架中。虽然如以前所述，广播路由器部件102、104、106和108可以具有彼此不同的大小，或者可选地，可以全部具有相同的N×M大小，但已经证明适合于此处设想使用的大小是256×256。并且，全冗余线性可扩展广播路由器100的适当配置将能耦合每一个大小为256×256的5个广播路由器部件，从而导致产生1,280×1,280的广播路由器。

第一广播路由器部件102由第一路由器矩阵102A和用于在第一路由器矩阵102A出现故障的情况下取代该第一路由器矩阵102A的第二(或“冗余”)路由器矩阵102B组成。类似地，全冗余线性可扩展广播路由器100的第二、第三和第四广播路由器部件104、106和108中的每一个分别由第一路由器矩阵104A、106A和108A以及分别用于在它们出现故障的情况下取代所述第一路由器矩阵104A、106A和108A的第二(或“冗余”)路由器矩阵104B、106B和108B组成。当然，作为在第一路由器矩阵102A、104A、106A和108A故障时用作它们的备份的冗余矩阵的第二器矩阵102B、104B、106B和108B的指定纯粹是任意的，并且完全可以设想，位于广播路由器部件内的路由器矩阵对的任何一个都可以作为位于那个广播路由器部件内的路由器矩阵对中的另一个的备份。

正如从图1中进一步看到的，第一广播路由器部件102的第一路由器矩阵102A、第二广播路由器部件104的第一路由器矩阵104A、第三广播路由器部件106的第一路由器矩阵106A、和第四广播路由器部件108的第一路由器矩阵108A以遵从全连接拓扑结构的路由器矩阵的第一种配置耦合在一起。类似地，第一广播路由器部件102的第二路由器矩阵102B、第二广播路由器部件104的第二路由器矩阵104B、第三广播路由器部件106的第二路由器矩阵106B、和第四广播路由器部件108的第二路由器矩阵108B以像第一种配置那样遵从全连接拓扑结构的第二种配置耦合在一起。在全连接拓扑结构中，路由器矩阵配置的每个路由器矩阵通过分离链路与形成该种路由器矩阵配置一部分的每一个其它路由器矩阵耦合。

因此，对于路由器矩阵的第一种配置，第一、第二和第三双向链路110、112和114将第一广播路由器部件102的第一路由器矩阵102A分别与第二广播路由器部件104的第一路由器矩阵104A、第三广播路由器部件106的第一路由器矩阵106A、和第四广播路由器部件108的第一路由器矩阵108A相耦合。另外，第四和第五双向链路116和118将第二广播路由器部件104的第一路由器矩阵104A分别与第三广播路由器部件106的第一路由器矩阵106A、和第四广播路由器部件108的第一路由器矩阵108A相耦合。最后，第六双向链路120将第三广播路由器部件106的第一路由器矩阵106A与第四广播路由器部件108的第一路由器矩阵108A相耦合。

类似地，对于路由器矩阵的第二种配置，第一、第二和第三双向链路122、124和126将第一广播路由器部件102的第二路由器矩阵102B分别与第二广播路由器部件104的第二路由器矩阵104B、第三广播路由器部件106的第二路由器矩阵106B、和第四广播路由器部件108的第二路由器矩阵108B相耦合。另外，第四和第五双向链路128和130将第二广播路由器部件104的第二路由器矩阵104B分别与第三广播路由器部件106的第二路由器矩阵106B、和第四广播路由器部件108的第二路由器矩阵108B相耦合。最后，第六双向链路132将第三广播路由器部件106的第二路由器矩阵106B与第四广播路由器部件108的第二路由器矩阵108B相耦合。不同地，双向链路110至120可以由铜线、光纤或其他适合于数字信号交换的传输介质形成。当然，除了在图1中所示的广播路由器部件对之间的单一双向链路之外，在本发明的可选实施例中，可以设想，广播路由器部件对可以替换为通过第一和第二单向链路而耦合在一起。在图2中示出了这样的替换结构。

现在将更加详细地描述广播路由器部件102、104、106和108。图2示出了第一广播路由器部件102。另一方面，第二、第三和第四广播路由器部件104、106和108与第一广播路由器部件102相类似地配置，并且不需要更加详细地进行描述。当然，应当清楚地知道，为了描述的简洁，简化了前述的第一广播路由器部件102以及第二、第三和第四广播路由器部件104、106和108的某些部件。但是应当注意，通过参考先前通过引用并入于此的同时待审美国专利申请序号10/＿＿(代理人案号IU020160)号，可以找到它们的进一步的细节。

如在图2中可以看到的，广播路由器102包括N个选择器138-1至138-N，这N个选择器被配置为每个选择器的输出将N个传输流中的一个提供到第一广播路由器部件102的路由器矩阵102A，102B中的每一个的输入端。如此处所公开的，选择器138-1至138-N中的每一个是第一2∶1选择器电路，其具有作为到它的第一输入的、分别由声音工程协会(或“AES”)输入电路140-1至140-N构建的第一传输流，和作为到它的第二输入的、分别由多信道数字音频(“MADI”)输入电路142-1至142-N根据遵从MADI标准的解码的数字音频数据流构建的第二传输流。第一选择器电路138-1至138-N中的每一个还包括用于在两个传输流之间选择的控制输入(未示出)。

第一选择器电路138-1至138-N中的每一个的所选择的传输流输出被馈送到第一路由器矩阵102A的路由引擎144的输入端、发送(或“TX”)扩展端口276、第一接收(或“RX”)扩展端口278、第二接收扩展端口280和第三接收扩展端口282。术语“发送”扩展端口意在表示将数据发送到所选目的地的扩展端口。类似地，术语“接收”扩展端口意在表示从目的地接收数据的扩展端口。广义地说，第一路由器矩阵102A的发送扩展端口276包括从第一广播路由器部件102的第一选择器电路138-1至138-N接收的传输流在传送到多个目的地之前在其中进行缓存的存储器子系统、和用于控制从第一选择器电路138-1至138-N接收的传输流传送到第二广播路由器部件104的第一路由器矩阵104A、第三广播路由器部件106的第一路由器矩阵106A、和第四广播路由器部件108的第一路由器矩阵108A的接收扩展端口的处理器子系统。相反，就广义上来说，第一路由器矩阵102A的第一、第二和第三扩展端口278、280和282中的每一个包括从另一个广播路由器部件的第一路由器矩阵的发送扩展端口接收的输入传输流在被传送到他们的最终目的地之前可以在其中进行缓存的存储器子系统、和用于控制从其它广播路由器部件的第一路由器矩阵的发送扩展端口接收的输入传输流传送到第一广播路由器部件102的第一路由器矩阵102A的路由引擎144的输入的处理器子系统。

包含从AES输入1-32N和/或MADI输入1-N中提取的信息的传输流1到N从第一选择器电路138-1至138-N发送到路由引擎144和发送扩展端口276。输入传输流1到N从发送扩展端口276经由链路110被转发到第二广播路由器部件104的第一路由器矩阵104A，经由链路112被转发到第三广播路由器106的第一路由器矩阵106A，和经由链路114被转发到第四广播路由器108的第一路由器矩阵108A。依次地，输入传输流N+1到2N从第二广播路由器部件104的第一路由器矩阵104A的发送扩展端口经由链路110被传送到第一接收扩展端口278；输入传输流2N+1到3N从第三广播路由器部件106的第一路由器矩阵106A的发送扩展端口经由链路112被传送到第二接收扩展端口280；和输入传输流3N+1到4N从第四广播路由器部件108的第一路由器矩阵108A的发送扩展端口经由链路114被传送到第三接收扩展端口282。最后，输入传输流N+1到2N、2N+1到3N、和3N+1到4N分别通过第一、第二和第三接收扩展端口278、280和282输入到路由引擎144。

如前所述，第一和第二路由器矩阵102A和102B是相对于彼此的冗余矩阵。为了以这种方式起作用，第二路由器矩阵102B的路由引擎152必须具有与路由引擎144相同的输入传输流组。因此，在如上所述的方式中，第一选择器电路138-1至138-N中的每一个的所选择的传输流输出也被馈送到路由引擎152的输入端以及发送端口284。类似地，馈送到第一接收扩展端口278、第二接收扩展端口280和第三接收扩展端口282的传输流也分别被馈送到第二路由器矩阵102B的第一接收扩展端口286、第二接收扩展端口288和第三接收扩展端口290。广义地说，第二路由器矩阵102B的发送扩展端口284包括从第一广播路由器部件102的第一选择器电路138-1至138-N接收的传输流在传送到多个目的地之前在其中进行缓存的存储器子系统、和控制从选择器电路138-1至138-N接收的传输流传送到第二广播路由器部件104的第二路由器矩阵104B、第三广播路由器部件106的第二路由器矩阵106B、和第四广播路由器部件108的第二路由器矩阵108B的接收扩展端口的处理器子系统。相反，就广义上来说，第二路由器矩阵102B的第一、第二和第三接收扩展端口286、288和290中的每一个包括从另一个广播路由器部件的第一路由器矩阵的发送扩展端口接收的传输流在被传送到他们的最终目的地之前可以在其中进行缓存的存储器子系统、和用于控制从其它广播路由器部件的第一路由器矩阵的发送扩展端口接收的传输流传送到第一广播路由器部件102的第二路由器矩阵102B的路由引擎152的输入的处理器子系统。

输入传输流1到N从第一选择器电路138-1至138-N发送到路由引擎152和发送扩展端口284。输入传输流1到N从发送扩展端口284经由链路122被转发到第二广播路由器部件104的第二路由器矩阵104B，经由链路124被转发到第三广播路由器部件106的第二路由器矩阵106B，和经由链路126被转发到第四广播路由器部件108的第二路由器矩阵108B。依次地，输入传输流N+1到2N从第二广播路由器部件104的第二路由器矩阵104B的发送扩展端口经由链路122被传送到第三接收扩展端口290；输入传输流2N+1到3N从第三广播路由器部件106的第二路由器矩阵106B的发送扩展端口经由链路124被传送到第二接收扩展端口288；和输入传输流3N+1到4N从第四广播路由器部件108的第二路由器矩阵108B的发送扩展端口经由链路126被传送到第一接收扩展端口286。输入传输流N+1到2N、2N+1到3N、和3N+1到4N分别通过第三、第二和第一接收扩展端口290、288和286从第三、第二和第一接收扩展端口290、288和286发送到路由引擎154。

位于第一路由器矩阵102A的路由引擎144内的是用于将接收作为到路由引擎144的输入的4N AES流中的任何一个指定给路由引擎144的M个输出线中的任何一个的开关器件。可变地，可以设想，路由引擎144可以以例如作为一系列指令的软件、例如作为一系列逻辑电路的硬件、或软件和硬件的组合的形式具体化。类似地，位于第二路由器矩阵102B的路由引擎152内的是用于将接收作为到路由引擎152的输入的4N输入AES流中的任何一个指定给路由引擎152的M个输出线中的任何一个的开关器件。同样，可以设想，路由引擎152可以以软件、硬件、或它们的组合的形式不同地具体化。第一广播路由器部件102的第一和第二路由矩阵102A和102B的路由引擎144和152的1到MAES流输出中的每一个分别传播到第二选择器电路160-1到160-M中相应的一个。第二选择器电路160-1到160-M共同地确定是第一路由矩阵102A的路由引擎144的1到M AES流输出还是第二路由矩阵102B的路由引擎152的1到M AES流输出将是第一广播路由器部件102的输出。第二选择器电路160-1到160-M中的每一个共享公共输入端(未示出)，用于选择是路由引擎144的AES流输出还是路由引擎152的AES流输出将经过第二选择器电路160-1到160-M。

所选择的AES流从第二选择器电路160-1到160-M传播到信息复制电路162-1到162-M中相应的一个。依次地，信息复制电路162-1到162-M将接收到的AES流传送到AES输出电路164-1到164-M或MADI输出电路166-1到166-M，用于编码并从第一广播路由器部件102输出。

下面参照图3，将更加详细地描述AES输入电路140-1到140-N。图3示出了AES输入电路140-1。剩余的AES输入电路，具体来说是AES输入电路140-2到140-N，与AES输入电路140-1类似地配置，并且不需要更加详细地进行描述。如现在可以看到的，AES输入电路140-1包括AES两相解码器电路296-1到296-32和传输流多路复用器295。至AES两相解码器电路296-1到296-32中的每一个的输入是相应的来源于信号源(未示出)的、遵从AES-3标准的输入数字音频数据流。如下面将被更全面地描述的，AES两相解码器296-1到296-32对输入于此的各个输入数字音频数据流进行解码。由AES两相解码器电路296-1到296-32产生的作为结果的32个解码的输入数字音频数据流输入到传输流多路复用器295，该多路复用器295从所述32个解码的输入数字音频数据流构造将被传送到选择器电路138-1的输入传输流。

下面将更详细地描述AES两相解码器电路296-1到296-32。图4示出了AES两相解码器电路296-1。剩余的AES两相解码器电路，具体来说是AES两相解码器电路296-2到296-32，与AES两相解码器电路296-1类似地配置，并且不需要更加详细地进行描述。如下面将更加全面地描述的，AES两相解码器电路296-1通过使用快速时钟采样输入数据流来进行工作，所述输入数据流在此处是AES串行化的数字音频数据流。为了解码AES串行化的数字音频数据流，AES两相解码器电路296-1还需要估计的位时间。如此处所使用的，术语“快速时钟”是指具有至少比输入AES数字音频数据流快20倍的频率的时钟。另一方面，术语“位时间”是指在输入AES数字音频数据流的典型位期间出现的快速时钟的数目。如此处所公开的，可以设想，AES两相解码器296-1可以以两种模式工作。在第一种模式中，位时间是用户选择的，用于直接输入到逻辑电路298，而在第二种模式中，位时间是从输入的串行化的数字音频数据流自动生成的。

如在图4中可以看到的，AES两相解码器电路296-1包括时间提取电路297、解码逻辑电路298、位时间估计器300、以及大小适当的数据存储器，例如32位宽异步先进先出(“FIFO”)存储器302。AES两相解码器电路296-1接收来自AES输入140-1的AES数据的串行化的数字音频数据流。随后在AES两相解码器电路296-1内，将AES串行化的数字音频数据流路由到时间提取电路297、解码逻辑电路298、和位时间估计器300中的每一个。时间提取电路297提取特定的时间信息，具体地说，提取将连续前置码与第二串行化的数字音频数据流分隔的快速时钟的数目。时间提取电路297随后将提取的时间信息传送到解码逻辑电路298，以解码AES串行化的数字音频数据流。在先前通过引用并入于此的同时待审美国专利申请第10/＿＿(代理人案号IU020254)号中更加详细地阐明了有关时间提取电路297的操作的更多细节。除了将提取的时间信息传送到解码逻辑电路298之外，时间提取电路297还将提取的时间信息传送到具有连接到关于选择器电路138-1的控制输入端的控制输入端的选择器电路(未示出)，其选择从输入端140-1上的AES串行化的数字音频数据流中提取的时间信息，或者从输入端142-1上的AES串行化的数字音频数据流中提取的时间信息，以便转发到路由引擎144和152。

如果AES两相解码器电路296-1以第二模式进行操作，则位时间估计器300将根据由此所接收的AES串行化数字音频数据流中确定估计的位时间。立即参见图5，将更详细地描述位时间估计器300确定估计位时间的方法。在一个方面，位时间估计器300可以是具有足够的执行此处所描述的算法的处理能力的分离的电子部件。可选地，位时间估计器300可以与AES两相解码器电路296-1的任何数量的其他部件一起物理地并入到执行此处描述为其子程序的算法的单个处理器单元。

确定估计的位时间的方法开始于步骤304，在步骤306，检查由位时间估计器300接收的串行化的数字音频数据流，并且识别输入流的连续转变之间的最短和最长时间。在步骤308，将值“长”设定为具有转变之间的最长时间的脉冲的持续时间，而将值“短”设定为具有转变之间的最短时间的脉冲的持续时间。继续到步骤310，为位时间窗口选择如下的最小和最大值：

位窗口(最小)＝1.5(短)；和

位窗口(最大)＝长-0.5(短)。

应当注意，即使所接收的串行化的数字音频数据流仅包含多个零，这一处理也将识别位时间窗口。更具体地，如在下面的表I中将更加全面地描述的，为数据的每个子帧加上一个包含四个不规则持续时间脉冲的前置码。这样，即使所接收的串行化的数字音频数据流中不包含任何数据，可以根据形成前置码的脉冲的转变之间的次数来计算位时间窗口的最小和最大值。

定义了位时间窗口之后，所述方法继续到步骤312，在该步骤中，再次检查串行化的数字音频数据流，这次是检查在所定义的窗口内的连续转变。在检测具有在位时间窗口中的持续时间的脉冲时，在步骤314将所检测的脉冲的持续时间载入平均器(未示出)，在步骤316，平均器根据多个检测的脉冲如下计算32-采样移动平均：

AVE₍₀₎＝X₍₀₎+X_(-1)+X_(-2)+X_(-3)+...+X_(-31)/32

其中：X是在所定义的窗口中检测的脉冲的持续时间；和

AVE₍₀₎是估计的位时间持续时间。

对于在定义的窗口内的脉冲的随后的检测，如下计算估计的位时间持续时间：

AVE₍₀₎＝(X₍₀₎/32)+AVE_(-1)-X_(-32)/32

这样，对于每个随后检测的脉冲重新计算估计的位时间持续时间，并且在这样的随后的计算中，随后检测的脉冲的持续时间用于代替先前使用的最老的脉冲，以计算估计的位时间持续时间。在计算(或者如果适当的话重新计算)所估计的位时间时，位时间估计器300将计算值传送到解码逻辑电路298，在此以后面将更加全面描述的方式通过解码逻辑电路298来解码所接收的AES串行化的数据音频数字流。

应当注意，通过对于所估计的位时间持续时间使用移动平均，消除了通常由快速抖动引起的小的变化，而留下(track)通常由漂移或变速操作引起的较大的变化。可选地，可以预先载入平均估计的位时间持续时间。在这种模式中，对于全部32个样本插入预载入值。通过将预载入值的使用与电路相结合，以便监视信号的损失和恢复，AES两相解码器296-1可以很快地调整到不同采样率的新信号。例如，在通过前述的信号恢复电路检测新信号时，位时间估计器300对于新信号可以确定新的位时间窗口，并且在检测在新确定的位时间窗口中的第一脉冲时，对于所有32个样本插入检测的脉冲的持续时间作为预载入值。

在提供关于图4中所示的AES两相解码器296-1的操作的更多细节之前，简要论述用于串行化的数字音频信号的AES标准将是有益的。根据AES标准，在已知为子帧的固定结构中承载信息。两个连续和相关子帧的序列是一帧，一组192个连续帧是一个块。在图6中图解说明了一个子帧，更具体地说是子帧320。子帧320包括32个时隙。时隙0到3承载子帧320的前置码322。时隙4到7承载线性的2的补码表示的音频样本字。当使用24位编码范围时，最低有效位(“LSB”)在时隙4中。当如图6所示，20位的编码范围足够时，时隙8到27承载LSB在时隙8中的音频样本字326。时隙4到7可以用于其它应用，并且通常被指定为辅助采样位324。时隙28承载用于音频样本字326的有效位328。时隙29承载用于与在子帧320中发送的音频信道相关的用户数据信道的用户数据位330。时隙30承载与在同一子帧320中发送的音频信道相关的信道状态信息的信道状态位332。时隙31承载奇偶校验位334，以使包含的时隙4到31将承载偶数个1和偶数个0。

进一步根据AES标准，子帧320的前置码322可以是“X”，“Y”或“Z”三种类型中的一种。帧的第一子帧通常从前置码“X”开始。为了定义用于组织信道状态信息的块结构，每192帧前置码变化成前置码“Z”一次。另一方面，帧的第二子帧总是从前置码“Y”开始。例如，图7图解说明了包括第一、第二和第三帧338、340和342的AES数据流。帧338是数据块344的第192帧。因此，在帧338的第一子帧346前面加上“X”类型的前置码348，而在帧338的第二子帧350前面加上“Y”类型的前置码352。相反，帧340是数据块354的第一帧。因此，在帧340的第一子帧356前面加上“Z”类型的前置码358，而在帧340的第二子帧360前面加上“Y”类型的前置码362。最后，帧342是数据块354的第二帧。因此，在帧342的第一子帧364前面加上“X”类型的前置码366，而在帧342的第二子帧368前面加上“Y”类型的前置码370。

无论是由位时间估计器300生成或相反提供到解码逻辑电路298，解码逻辑电路298使用估计的位时间生成在图8中以图表图解说明的定时窗口。定时窗口372包括第一(或“一”)子窗口374、第二(或“一/零”)子窗口376、第三(或“前置码”)子窗口378和第四(或“越界”)子窗口380。为了产生定时窗口372，使第一、第二、第三子窗口374、376和378中的每一个的大小为具有1/2位时间的持续时间。随后，为第二子窗口376的中心线376C指定一位时间的值。因此，第二子窗口376的上界376A是11/4位时间，而第二子窗口376的下界376B是3/4位时间。类似地，第一子窗口374的上界374A将是3/4位时间，第一子窗口374的下界374B将是1/4位时间，第三子窗口378的下界378B将是11/4位时间，而第三子窗口378的上界378A是13/4位时间。最后，第四子窗口将包含低于1/4位时间或高于13/4位时间的所有位时间。如下面更加全面地描述的，使用定时窗口372来解码输入到逻辑电路298的串行化的数字音频数据流。但是，简短地说，相对于定时窗口372叠加输入串行化数字音频数据流，并且基于输入串行化数字音频数据流的转变位于子窗口372、374、376或378中的哪一个，逻辑电路298关于串行化数字音频数据流的解码作出某些决定。

由于编码前置码的特殊方式，可以识别输入串行化的数字音频数据流中的前置码和识别得到的前置码的类型这两者。如在同时待审的美国专利申请第10/＿＿(代理人案号IU020157)中更加全面地描述的，当输入数字音频流1到4N的每个子帧的前置码是4位长，并且因此具有4位时间的持续时间时，将前置码编码为四个不规则持续时间脉冲的序列，所述持续时间的长度如下面的表I所示。

前置码类型持续时间-脉冲1持续时间-脉冲2持续时间-脉冲3持续时间-脉冲4  “X”1.5位时间1.5位时间0.5位时间0.5位时间  “Y”1.5位时间1.0位时间0.5位时间1.0位时间  “Z”1.5位时间0.5位时间0.5位时间1.5位时间

表I

下面参照图9，将详细描述解码逻辑电路298解码接收到的AES串行化数字音频数据流的处理。解码逻辑电路298包含配置用来执行状态图382的组合逻辑。所述处理开始于状态384，逻辑电路298等待输入串行化的数字音频数据流的第一转变的检测。在检测到第一转变时，处理继续到状态386，在该状态，逻辑电路296开始测量分隔输入串行化数字音频数据流的第一转变与随后的转变的时间。在检测到随后的转变时，将分隔第一转变与随后的转变的时间与定时窗口372做比较。如果分隔转变的时间在第一子窗口374内，则处理继续到状态388，在该状态，解码逻辑电路298确定所检测的脉冲是逻辑“1”。但是，如果分隔转变的时间在第二子窗口376内，则处理继续到状态390，在该状态，解码逻辑电路298确定所检测的脉冲“可能”是逻辑“1”。如果分隔转变的时间在第三子窗口378内，则处理继续到状态392，在该状态，解码逻辑电路298确定所检测的脉冲“可能”是前置码。最后，如果分隔转变的时间在第四子窗口380内，则处理继续到状态394，在该状态，解码逻辑电路298确定由于不能解码所检测的脉冲所以产生了错误。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。

返回到状态392，然后解码逻辑电路298将等待下一个转变的检测。如果分隔使得处理继续到状态392的转变与下一个转变的时间位于第三子窗口378内，则处理将继续到状态396，在该状态，解码逻辑电路298确定前置码“可能”是“X”前置码。但是，如果下一个转变位于第二子窗口376内，则处理将替换为继续到状态398，在该状态，解码逻辑电路298将确定前置码“可能”是“Y”前置码。最后，如果下一个转变位于第一子窗口374内，则处理将继续到状态400，在该状态，解码逻辑电路298将确定前置码“可能”是“Z”前置码。当然，如果下一个转变位于第四子窗口380内，则处理将继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。

返回到状态396，然后解码逻辑电路298将等待下一个转变的检测。如果分隔使得处理继续到状态396的转变与下一个转变的时间位于第一子窗口374内，则处理将继续到状态402，在该状态，解码逻辑电路298确定前置码“极有可能”是“X”前置码。但是，如果下一个转变位于第二、第三或第四子窗口376、378或380内，则处理将通过转变线(为了说明的简单而没有示出该转变线)继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。类似的，解码逻辑电路298随后将从状态398等待下一个转变的检测。如果分隔使得处理继续到状态398的转变与下一个转变的时间位于第一子窗口374内，则处理将继续到状态404，在该状态，解码逻辑电路298确定前置码“极有可能”是“Y”前置码。但是，如果下一个转变位于第二、第三或第四子窗口376、378或380内，则处理将通过转变线(为了说明的简单而没有示出该转变线)继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。类似的，解码逻辑电路298随后将从状态400等待下一个转变的检测。如果分隔使得处理继续到状态400的转变与下一个转变的时间位于第一子窗口374内，则处理将继续到状态406，在该状态，解码逻辑电路298确定前置码“极有可能”是“Z”前置码。但是，如果下一个转变位于第二、第三或第四子窗口376、378或380内，则处理将替换为继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。

返回到状态402，然后解码逻辑电路298将等待下一个转变的检测。如果分隔使得处理继续到状态402的转变与下一个转变的时间位于第一子窗口374内，则处理将继续到状态408，在该状态，解码逻辑电路298将得出结论前置码是“X”前置码。但是，如果下一个转变位于第二、第三或第四子窗口376、378或380内，则处理将通过转变线(为了说明的简单而没有示出该转变线)继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的转变无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。类似的，解码逻辑电路298随后将从状态404等待下一个转变的检测。如果分隔使得处理继续到状态404的转变与下一个转变的时间位于第二子窗口376内，则处理将继续到状态410，在该状态，解码逻辑电路298得出结论前置码是“Y”前置码。但是，如果下一个转变位于第一、第三或第四子窗口374、378或380内，则处理将通过转变线(为了说明的简单而没有示出该转变线)继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。最后，解码逻辑电路298将从状态406等待下一个转变的检测。如果分隔使得处理继续到状态406的转变与下一个转变的时间位于第三子窗口378内，则处理将继续到状态412，在该状态，解码逻辑电路298得出结论前置码是“Z”前置码。但是，如果下一个转变位于第四子窗口380内，则处理将替换为继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。

当在状态408得出结论前置码是“X”前置码、或者在状态410得出结论前置码是“Y”前置码、或者在状态412得出结论前置码是“Z”前置码之后，处理继续到状态414，在该状态，解码逻辑电路298将前置码传送到FIFO存储器302，该FIFO存储器如此处所公开的是32位宽的寄存器。在开始从接收到的AES串行化的数字音频数据流中提取数字音频数据时，解码逻辑电路298将把第一个这样解码的前置码，通常是“Z”类型前置码，放入到FIFO存储器302的位31-28。随后处理将返回到状态384，以等待下一个转变。在检测另一个转变时，处理将再次继续到状态386，在该状态，解码逻辑电路298将再次开始测量分隔所检测的转变与输入串行化数字音频数据流中随后的转变的时间。在检测随后的转变时，将分隔所检测的转变与随后的转变的时间与定时窗口372做比较。

在检测随后的转变时，将分隔所检测的转变与随后的转变的时间与定时窗口372做比较。如前所述，如果分隔转变的时间在第一子窗口374内，则处理继续到状态388，在该状态，解码逻辑电路298确定所检测的脉冲是逻辑“1”。处理随后将继续到状态414，在该状态，解码逻辑电路298将解码的数据位传送到FIFO存储器302的位31，从而使得第一解码的前置码被移送到FIFO存储器302的位30-27。但是，如前所述，如果分隔转变的时间在第二子窗口376内，则处理替换为继续到状态390，在该状态，解码逻辑电路298确定所检测的脉冲“可能”是0。解码逻辑电路298随后将等待下一个转变的检测。如果分隔使得处理继续到状态390的转变与下一个转变的时间位于第二子窗口376内，则处理将继续到状态416，在该状态，解码逻辑电路298得出结论所检测的数据位是逻辑“0”。但是，如果下一个转变位于第一、第三或第四子窗口374、378或380内，则处理将通过转变线(为了说明的简单而没有示出该转变线)继续到状态394，在该状态，解码逻辑电路298将再次确定所检测的脉冲无法解码。解码逻辑电路298随后将复位解码处理，决定是否需要重新测量估计的位时间，如果认为需要则重新测量估计的位时间，随后返回到状态384以等待下一个转变。

当在步骤416得出结论所检测的数据位是逻辑“0”时，处理继续到状态414，在该状态，解码逻辑电路298将解码的数据位传送到FIFO存储器302的位31，从而使得第一解码的前置码被移送到FIFO存储器302的位30-27。所述处理随后将返回到状态384，以等待下一个转变，并且在检测到下一个转变时，继续到状态386，以便开始测量分隔所检测的转变与输入串行化数字音频数据流中随后的转变的时间，并再次将分隔所检测的转变与随后的转变的时间与定时窗口372做比较。

如在AES-3标准中更加全面地描述的，在两相编码中，将被发送的每个位由包含两个连续的二元状态的符号表示。符号的第一状态总是与前一符号的第二状态不同。另外，如果要发送的位是逻辑“0”，则符号的第二状态与符号的第一状态相同。但是，如果要发送的位是逻辑“1”，则符号的第二状态将与第一状态不同。因此，在识别所检测的数据位为逻辑“0”的前面的描述中，应当注意，由于以两相编码数据，因此逻辑“0”以两个转变为特征，而逻辑“1”以仅仅一个转变为特征。

因而，当逻辑电路298连续解码在接收到的串行化AES数字音频数据流中的数据的各个位时，每一个这样的位将被识别为逻辑“1”、逻辑“0”或识别为前置码的一部分。当每个数据位被成功识别时，将其传送到FIFO 302的位31，从而用AES数字数据的第一个32位子帧逐渐填充FIFO 302。但是，每当随后识别了另一个前置码时，解码逻辑电路298得出结论：已经开始解码AES数字数据的下一个32位子帧。因此，FIFO 302的现有内容被记录(clock)到选择器电路138-1，并将新识别的前置码放入到FIFO 302的位31-28，从而开始用AES数字数据的下一个32位子帧来填充FIFO 302。当然，独立地将每个子帧放入到FIFO 302仅仅是一种合适的方法。可替换的，可以改用能够容纳两个子帧的64位宽FIFO。

进一步设想，AES两相解码器296-1还包括锁定和重新测量功能。每当锁定功能确定估计的位时间适合于连续使用时，就实现了这一锁定。但是，周期性的，AES两相解码器296-1将替换为确定估计的位时间不适于进一步使用，并且当锁定和重新测量功能做出这一确定时，其将开始估计的位时间的重新测量。例如，重新测量将经常发生，作为前面提到的在从状态394向状态384的转变期间发生的复位处理的一部分。这一锁定和重新测量功能对于帮助解码逻辑电路298进入有效状态是很重要的。

一般来说，设想解码逻辑电路298将处于有效或无效状态。在有效状态，解码逻辑电路298将执行前面详细描述的那些操作。但是，当处于无效状态时，解码逻辑电路298将不执行上面提到的操作。通常，解码逻辑电路298处于有效状态。但是，当状态机382进入错误状态394时，解码逻辑电路298转换到无效状态。复位处理使得解码逻辑电路298重新进入有效状态。因而，为了重新进入有效状态，解码逻辑电路298必须成功地执行下面描述的复位处理。如前面所述，解码逻辑电路298被配置为以第一模式或第二模式进行操作，其中在第一模式中，用户选择估计的位时间以直接输入到解码逻辑电路298，在第二模式中，通过例如位时间估计器300从输入AES串行化数字音频数据流自动生成估计的位时间。

更具体地，为了开始复位操作，解码逻辑电路298检查其操作模式，并且如果正以第二模式进行操作，则指示位时间估计器300利用前面关于图4所描述的方法来开始所估计的位时间的重新测量。随后解码逻辑电路298将等待到达对于估计位时间新确定的值。但是，如果解码逻辑电路298正以第一模式进行操作，则在复位处理中暂时不需要重新测量(或者，在这一情形中，估计的位时间的测量)。

当到达来自位时间估计器300的、对于估计的位时间新确定的值时，或者如果解码逻辑电路298正以第一模式操作时，解码逻辑电路298将等待前置码的到来。在已经检测到前置码后，解码逻辑电路298将开始对位进行计数。如果在先前检测的前置码的48位中没有检测到下一个前置码，则将声明丢失前置码，并且解码逻辑电路298将指示位时间估计器300重新确定估计的位时间(或者，如果解码逻辑电路298正在以第一模式操作，则确定估计的位时间)。但是，如果在前面提到的位计数中接收到下一个前置码，解码逻辑电路298将断言指示两相解码器296-1已被锁定到正确的位时间的锁定位，并且通过这样做，解码逻辑电路298将重新进入有效状态，从而完成复位处理和使能上述解码处理的恢复。因而，取决于解码逻辑电路298的操作模式和解码逻辑电路298正确地预测前置码到达的时间的能力，复位处理可以涉及或不涉及估计的位时间的重新确定。

但是，解码逻辑电路298将继续检查及时地接收到了每个连续前置码，并且如果前置码没有及时到达，则解码逻辑电路298将去断言(deassert)锁定位，从而进入无效状态并中断解码处理。如前所述，解码逻辑电路298随后将指示位时间估计器300重新确定(或确定)估计的位时间，从而使得能够尽快地返回到有效状态。通过这样做，相同采样率的两个信号之间的转换可以在上游发生，而不引起重新测量。当然，应当注意，此处公开的48位计数(其相当于允许前置码多于50％的时间到达)纯粹是示例，其他位计数也适合于此处公开的目的。

因此，此处已经公开和说明了适于在广播路由器中使用的两相解码器，和用于从输入AES-3数字音频数据流中提取32位宽数据子帧的相关方法。当然，虽然此处已经显示和描述了本发明的优选实施例，但本领域的普通技术人员可以在不偏离本发明的精神或原理的情况下，作出各种各样的修改和其它改变。因此，本发明的保护范围不局限于此处所述的实施例，而是只由所附权利要求书来限定。