分数除法器系统及方法

摘要

本发明系有关一种减少唤醒时低功率定时器计时误差之分数除法器系统(100)，该分数除法器系统(100)系包含可操作产生具频率Fc之输出信号对参考时钟频率FLP有下列关系之一分数除法器装置(102)：（见公式）其中PDIV系为该分数除法器装置(102)之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。该分数除法器系统(100)亦包含被连接至该分数除法器装置(102)可从低功率模式开始唤醒之一高速晶体振荡器装置(104)。该分数除法器系统亦包括被连接至该高速晶体振荡器装置(104)之一高速时钟除法器装置(106)。

说明书

技术领域

本发明系有关具有减少唤醒时低功率定时器计时误差之分数除法器系统之第一特征。

依据第二特征，本发明系有关可于减少唤醒时低功率定时器计时误差之方法。

依据第三特征，本发明系有关可于减少唤醒时低功率定时器计时误差之至少一计算机程序产品。

背景技术

低功率装置通常被设计使其可使用闲置期间来停止非必要功能并进入”闲置”模式。例如，通常停止提供数字及模拟组件时间参数之高速晶体振荡器(操作于10s之MHz)。此急遽降低装置之功率消耗。

许多例中，必须可于此闲置期间维持精确计时参考。例如，装置所执行之通信协议系需该装置于特定计时处被再致动来传送或接收讯息。可替代是，若该装置被外部信号唤醒，则需精确决定该装置进入低功率模式之后已经过多少时间。

该装置之一例系为蓝芽通信电路。蓝芽标准系要求维持传输槽定时器(控制时钟)以1.6kHz速率操作，其系允许低功率模式时之250ppm最大频率飘移及唤醒时之10μs最大计时紊乱。此定时器系被用来决定该装置何时应被唤醒来接收或传送资料。

通常，当蓝芽装置被嵌入如行动电话之较大系统时，低功率模式期间系具有外部计时参考。该参考通常被导源自32.768kHz晶体振荡器，其消耗很少功率且非常便宜。可替代是，内部低频振荡器可被使用。

一方法系直接使用低功率参考信号来决定何时离开低功率模式。然而，此需要如软件计算进入低功率模式之前对应控制时钟周期所需数量之低功率参考时钟周期数量，并接着计算离开低功率模式时之进一步分数修正。此需限制可被消耗于低功率模式中之时间量之处理时间。

一可替代方法系使用分数除法器电路从可用低功率参考信号导出1.6kHz控制时钟。分数除法器电路可以产生具频率Fc之输出信号对参考时钟频率F_LP之下列关系：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>\times >>F>C>>>$$

P_DIV系为分数除法器周期，M为除法比率之整数部分，而N为分数部分大小(N＜P_DIV)。该比率通常针对被给定输入及输出频率被决定一次，所以不代表连续消耗。

分数除法器标准实施系以简单整数除法器(每M输入脉冲其产生一次单输出脉冲)为基础，整数除法比率被交替于M及(M+1)之间使平均除法比率可针对P_DIV输出时钟被修正。数字电路执行此操作之一例系被显示于图1。图1中，系被揭示可操作产生具频率Fc之输出信号对参考时钟频率F_LP下列关系之分数除法器装置102：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>*>>F>C>>>$$

分数除法器装置102系包含可操作保持追踪总计时误差之一累积器装置108。分数除法器装置102亦包含可操作以M或M+1整数除法比率除上参考时钟A之被连接至该累积器装置108及该参考时钟A之一整数除法装置112。分数除法器装置102亦包含可操作保持对称于零附近之最小化总计时误差之被连接至该整数除法装置112之一比率选择器装置114。分数除法器装置102亦包含被连接至该累积器装置108之一加法装置120，被连接至该累积器装置108之一减法装置122，被连接至该加法装置120，该减法装置122及该比率选择器装置114之一多任务器装置124。如图1所示，加法装置120及减法装置122亦被连接至该比率选择器装置114。来自分数除法器装置102之输出时钟系被标示为B。每次M除法比率被选择时，输出时钟系被产生具有较理想输出时钟周期短N/P_DIV输入时钟周期之周期。可替代是，当M+1除法比率被选择时，输出时钟系被产生具有较理想输出时钟周期长(1-N/P_DIV)输入时钟周期之周期。累积器系被用来保持追踪总计时误差：每次M除法比率被使用时，累积器系被增加N，而每次M+1除法比率被使用时，累积器系被减少(P_DIV-N)。各输出时钟周期开始时，该电路系决定何除法比率(M或M+1)会产生理想时钟输出最少计时错误，而使用该除法比率。

此如何被执行之一例系被显示于图2。此例中，分数部分系被设定为0.1(也就是N＝1，P_DIV＝10)。为了产生输出时钟第一周期，M除法比率系被选择。此产生0.1误差(也就是输出时钟系被产生0.1太早于输入时钟周期)。若比率M+1被使用，则最终输出时钟将会太慢于0.9输入时钟周期)。各新输出时钟周期开始时，系作出误差逐渐累积之相同决定。藉由输出周期4，误差系达到0.5(对应累积器值5)：此阶段，选择M除法比率会产生+0.6误差，而选择M+1比率会产生-0.4较小绝对误差。因此，该电路选择除法比率M+1。

此时钟除法方法之问题系任何被给定计时处，从输出时钟至理想时钟之误差(紊乱)可达到输入时钟周期之一半。针对32.768kHz时钟例，此会产生15μs紊乱，其违反蓝芽控制时钟之10μs紊乱要求。

发明内容

本发明目的系解决上述问题。此系以依据权利要求1的具有减少唤醒时低功率定时器计时误差之分数除法器系统来达成。该分数除法器系统系包含可操作产生具频率Fc之输出信号对参考时钟频率F_LP之下列关系之一分数除法器装置：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>\times >>F>C>>>$$

其中P_DIV系为该分数除法器装置之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。分数除法器系统亦包含被连接至该分数除法器装置可从低功率模式开始唤醒之一高速晶体振荡器装置。分数除法器系统亦包含被连接至该分数除法器装置及该高速晶体振荡器装置之一高速时钟除法器装置。高速晶体振荡器装置亦可操作采样该输出信号，及采样来自该分数除法器装置之总计时误差目前状态。该被采样输出信号系触动该高速时钟除法器装置，而该被采样总计时误差目前状态系预载该高速时钟除法器装置，其可操作以高速时钟1.5周期内之精确度来同步化输出时钟信号第一脉冲及理想时钟计时。

依据本发明之分数除法器系统优点系因该分数除法器系统产生之计时紊乱可被降低为1.5高速时钟周期，也就是微秒小分数。此意指紊乱与其它误差源，也就是参考时钟频率中之飘移相较系为有效零。

依据本发明之分数除法器系统另一优点系其系以非常低硬件复杂性来实施。

若该分数除法器装置包含系可操作保持追踪总计时误差之一累积器装置，且其中该分数除法器系统亦包含可操作计数从理想计时参考至低功率参考时钟第一脉冲之高速时钟数量藉以测量计时误差之一计数器装置，其被用来调整该累积器装置值使该测量之延迟开始可被补偿，则此连接中之另一优点可被达成。

此连接中，若该被测量计时误差被该累积器装置用来调整该高速时钟除法器装置离开该低功率模式之预载值，则另一优点可被达成。

若该分数除法器系统亦包含可操作因唤醒定时器装置终止或要求该分数除法器系统唤醒之外部信号而将该分数除法器系统带出低功率模式之被连接至该高速晶体振荡器装置之一唤醒定时器装置，则此连接中之另一优点可被达成。

此连接中，若该分数除法器系统亦包含被连接至该唤醒定时器装置可操作参考时钟除以M或M+1整数除法比率之一整数除法器装置，则另一优点可被达成。

若该分数除法器系统亦包含被连接至该整数除法器装置可操作保持追踪总计时误差为正时尽量小，则此连接中之另一优点可被达成。

此连接中，若被储存于该累积器装置中之该目前计时误差值被标示为k，则该值k所需该高速时钟周期数量系被给定为如下，则另一优点可被达成：

$$ >>>n>HS>>=>kX>>>T>LP>>>>P>DIV>>>T>HS>>>>>$$

其中T_LP为该低功率参考时钟之时间周期，而T_HS为该高速晶体振荡器装置之时间周期，值T_LP，T_HS被选择使所需高速时钟周期数量系为值k之便利整数倍数。

若该分数除法器系统亦包含被连接至该整数除法器装置，该高速晶体振荡器装置及该高速时钟除法器装置之一第二同步器装置，其中来自该第二同步器装置之输出系触动该高速时钟除法器装置，则此连接中之另一优点可被达成。

若该分数除法器系统亦包含被连接至该累积器装置，该高速晶体振荡器装置及该高速时钟除法器装置之一第一同步器装置，其中该第一同步器装置系输出该预载值至该高速时钟除法器装置，则此连接中之另一优点可被达成。

若该分数除法器系统亦包含被连接至该累积器装置之一加法装置，被连接至该累积器装置之一减法装置，及被连接至该加法装置，该减法装置及该比率选择器装置之一多任务器器装置，其中来自该多任务器器装置之输出系被输入该累积器装置，则此连接中之另一优点可被达成。

上述问题亦可以依据权利要求11的减少唤醒时低功率定时器计时误差之方法来达成。该方法包含步骤为：

-分数除法器装置产生具频率Fc之输出信号对参考时钟频率F_LP之下列关系：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>\times >>F>C>>>$$

其中P_DIV系为该分数除法器装置之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小；

-采样该输出信号；

-采样总计时误差之目前状态；

-以该被采样输出信号触动高速时钟除法器装置；

-以该被采样总计时误差预载该高速时钟除法器装置；

-以高速时钟1.5周期内之精确度来同步化输出时钟信号第一脉冲及理想时钟计时。

依据本发明之减少唤醒时低功率定时器计时误差之方法优点系因该方法产生之计时紊乱可被降低为1.5高速时钟周期，也就是微秒小分数。此意指紊乱与其它误差源，也就是参考时钟频率中之飘移相较系为有效零。

若该方法亦包含以下步骤，则此连接中之另一优点可被达成；

-计数从理想计时参考至低功率参考时钟第一脉冲之高速时钟数量；及

-调整预载值使该测量之延迟开始可被补偿。

若该方法亦包含以下步骤，则此连接中之另一优点可被达成；

-因唤醒定时器装置终止或要求唤醒之外部信号而离开低功率模式。

若该方法亦包含以下步骤，则此连接中之另一优点可被达成；

-参考时钟除以M或M+1整数除法比率。

若该方法亦包含以下步骤，则此连接中之另一优点可被达成；

-保持追踪总计时误差为正时尽量小。

此连接中，若该目前计时误差值被标示为k，则该值k所需该高速时钟周期数量系被给定为如下，则另一优点可被达成：

$$ >>>n>HS>>=>kX>>>T>LP>>>>P>DIV>>>T>HS>>>>>$$

其中T_LP为该低功率参考时钟之时间周期，而T_HS为该高速晶体振荡器装置之时间周期，值T_LP，T_HS被选择使所需高速时钟周期数量系为值k之便利整数倍数。

上述问题亦可以依据权利要求17的至少一计算机程序产品来达成。该至少一计算机程序产品系可直接加载至少一数字计算机之内部存储器中，且包含当该至少一产品运作于该至少一计算机上时可执行权利要求11步骤之软件编码部件。

依据本发明之至少一计算机程序产品优点系因该产品产生之计时紊乱可被降低为1.5高速时钟周期，也就是微秒小分数。此意指紊乱与其它误差源，也就是参考时钟频率中之飘移相较系为有效零。

本发明将藉由以下实施例及附图被更详细说明如下，其中：

附图说明

图1系为依据先前技术之分数除法器装置方块图；

图2系揭示被揭示于图1之该分数除法器装置操作表1型式；

图3系为依据本发明之分数除法器系统方块图；

图4系为被揭示于图3之该分数除法器系统更详细方块图；

图5系为依据本发明之减少唤醒时低功率定时器计时误差之方法流程图；

图6系为被揭示于图5之该方法更详细方块图；及

图7系为依据本发明之计算机程序产品某些例。

具体实施方式

图3中，系揭示依据本发明之减少唤醒时低功率定时器计时误差之分数除法器系统100方块图。该分数除法器系统100系包含可操作产生具频率Fc之输出信号对参考时钟频率F_LP下列关系之分数除法器装置102：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>\times >>F>C>>>$$

其中P_DIV系为该分数除法器装置102之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。对该分数除法器装置102之输入信号系被标示为A。分数除法器系统100亦包含被连接至该分数除法器装置102可从低功率模式开始唤醒之一高速晶体振荡器装置104。该分数除法器系统100亦包含被连接至该分数除法器装置104及该高速晶体振荡器装置104之一高速时钟除法器装置106。高速晶体振荡器装置104亦可操作采样该输出信号B，及采样来自该分数除法器装置102之总计时误差目前状态。该被采样输出信号B系触动该高速时钟除法器装置106，而该被采样总计时误差目前状态系预载该高速时钟除法器装置106。该高速时钟除法器装置106可操作以高速时钟1.5周期内之精确度来同步化输出时钟信号C之第一脉冲及理想时钟计时。

图4中，系揭示被揭示于图3之分数除法器系统100更详细方块图。图4中某些装置/功能块系对应图1及图3中某些装置/功能块，而这些已被配置相同参考符号于图1，图3及图4中而不再作说明。被揭示于图4之分数除法器系统100亦包含可操作将该分数除法器系统100带出低功率模式之被连接至该高速晶体振荡器装置104之一唤醒定时器装置110。此系因该唤醒定时器装置110终止或要求该分数除法器系统100唤醒之外部信号而被执行。该分数除法器系统100亦包含被连接至该整数除法器装置112可操作保持追踪总计时误差为正时尽量小之一比率选择器装置114。该分数除法器系统100亦包含被连接至该累积器装置108，该高速晶体振荡器装置104及该高速时钟除法器装置106之一第一同步器装置116。该第一同步器装置116系输出该预载值至该高速时钟除法器装置106。该分数除法器系统100亦包含被连接至该整数除法器装置112，该高速晶体振荡器装置104及该高速时钟除法器装置106之一第二同步器装置118。来自该第二同步器装置118之输出系触动该高速时钟除法器装置106。该分数除法器系统100亦包含被连接至该高速时钟除法器装置106之一计数装置126，该计数装置126可操作计数从理想计时参考至低功率参考时钟第一脉冲之高速时钟数量藉以测量计时误差，其被用来调整该累积器装置108值使该测量之延迟开始可被补偿。如图4所示，该计数装置126亦被连接至该累积器装置108。

依据另一实施例，该被测量计时误差系被该累积器装置108用来调整该高速时钟除法器装置106离开该低功率模式之预载值。

若被储存于该累积器装置108中之该目前计时误差值被标示为k，则该值k所需该高速时钟周期数量系被给定为如下：

$$ >>>n>HS>>=>kX>>>T>LP>>>>P>DIV>>>T>HS>>>>>$$

其中T_LP为该低功率参考时钟之时间周期，而T_HS为该高速晶体振荡器装置104之时间周期，值T_LP，T_HS及P_DIV被选择使所需高速时钟周期数量系为值k之便利整数倍数。以下将以其它文字遵循说明依据本发明之分数除法器系统100。

本发明系为分数除法器电路之修改，其中从低功率模式返回被致动之高速晶体振荡器装置系被用来补偿被纪录于该累积器中之计时误差。此意指因该分数除法器产生之计时紊乱可被降低为1.5高速时钟周期(也就是参考时钟频率中之飘移)。

改良低功率定时器电路之目的系利用被储存于分数除法器之累积器中之计时误差，所以从低功率模式离开时(因抵达被程序化睡眠期间或因外部唤醒信号所致)，控制时钟下一脉冲系被精确校准。

改良低功率定时器电路系被显示于图4。分数除法器本身结构本质上不变。然而，除了尝试保持误差最小化对称于零附近，比率选择器亦尝试保持永远为正时之误差尽量小(也就是输出时钟永远发生于些微领先理想时钟计时)。

从低功率模式唤醒时，高速晶体振荡器系被激活。此系被用来采样分数除法器之输出及该累积器目前状态，其接着被传送至位于主动模式中负责维持控制时钟之高速时钟除法器。离开低功率模式时，高速时钟除法器系等待被采样低功率控制时钟上之突起缘。此系被用来以被导源自该被采样计时误差之值预载该高速除法器(分数除法器之累积器)，使输出时钟之第一脉冲得以被同步化为高速时钟1.5周期内之理想时钟计时，其与其它计时误差源相较系可忽略。

标示被储存于该累积器装置中之该目前计时误差值为k，则被给定累积器值所需该高速时钟周期数量系被给定为：

$$ >>>n>HS>>=>k>\times >>>T>LP>>>>P>DIV>>>T>HS>>>>>$$

藉由选择P_DIV＝T_LP/T_HS，方程式右手侧系等于1，也就是计算适当预载值并不需多任务器或除法运算。可替代是，P_DIV可被选择使多任务器因子变成两次方(也就是简单转换运算)，使除法比率更具有被粗略实施之弹性。

图标中之唤醒定时器系因该定时器终止或要求该组件唤醒之外部信号而负责将系统带出低功率模式，此系藉由低功率参考时钟来赋予时钟，并计数被分数除法器产生之控制时钟脉冲数量。产生至晶体振荡器之赋能信号系被定时使该晶体振荡器具有表示被程序化唤醒时刻之控制时钟侧面之前稳定化之时间。外部唤醒信号事件中，消逝控制时钟数量可于接收对高速时钟除法器之触动脉冲之后藉由系统来读出。

基本分数除法器电路及目前所说明改良电路仍具有一剩余问题。预期维持计时参考被定义相对高速时钟：然而，低功率计时参考系被导源自32kHz参考时钟且此与高速时钟同步化。因此，若错误直接转换为输出脉冲紊乱，则于第一脉冲进入低功率分数除法器之前系具有达到全部参考时钟周期之未知延迟。

此问题可藉由计数从理想计时参考至32kHz时钟第一脉冲之高速时钟数量藉此测量计时误差而轻易地被修正。此接着可被用来调整分数除法器累积器值使该测量之延迟开始可被补偿，或可被用来调整高速时钟除法器离开低功率模式之预载值。两者例中，测量必须确保高速除法器所需预载值不为负值(也就是来自低功率除法器之输出脉冲太晚抵达)。此可藉由调整第一控制时钟脉冲之除法比率来达成，若该预载调整被使用，则设定计时误差之目标范围使来自低功率除法器之控制时钟脉冲永远充分领先理想计时。

此具有非常低硬件复杂性之电路使计时参考得以于低功率状态期间被维持，其本质上仅被外部低功率参考之飘移，如典型32kHz时钟之每百万若干10s部份限制。

图5中，系被揭示依据本发明之减少唤醒时低功率定时器计时误差之方法流程图。该方法开始于方块250。于方块252，该方法继续步骤：分数除法器装置产生具频率Fc之输出信号对参考时钟频率F_LP之下列关系：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>\times >>F>C>>>$$

其中P_DIV系为该分数除法器装置之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。此后，于方块254，该方法继续步骤：采样该输出信号。于方块256，该方法继续步骤：采样总计时误差之目前状态。此后，于方块258，该方法继续步骤：以该被采样输出信号触动高速时钟除法器装置。于方块260，该方法继续步骤：以该被采样总计时误差预载该高速时钟除法器装置。此后，于方块262，该方法继续步骤：以高速时钟1.5周期内之精确度来同步化输出时钟信号第一脉冲及理想时钟计时。该方法被终止于方块264。

图6中，系被揭示图5所揭示方法之更详细流程图。该方法开始于方块300。于方块302，该方法继续步骤：因该定时器终止或要求该系统唤醒之外部信号而将分数除法器系统带出低功率模式。此后，于方块304，该方法继续步骤：产生至高速晶体振荡器装置之赋能信号。于方块306，该方法继续步骤：分数除法器装置产生具频率Fc之输出信号对参考时钟频率F_LP之下列关系：

$$ >>>F>LP>>=>>(>M>+>>N>>P>DIV>>>)>>\times >>F>C>>>$$

其中P_DIV系为该分数除法器装置之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。此后，于方块254，该方法继续步骤：采样该输出信号。于方块310，该方法继续步骤：采样总计时误差之目前状态。此后，于方块312，该方法继续步骤：以该被采样输出信号触动高速时钟除法器装置。于方块314，该方法继续步骤：计数从理想计时参考至低功率参考时钟第一脉冲之高速时钟数量。此后，于方块316，该方法继续步骤：调整预载值使该测量之延迟开始可被补偿。于方块318，该方法继续步骤：以该被调整预载值预载该高速时钟除法器装置。此后，于方块320，该方法继续步骤：以高速时钟1.5周期内之精确度来同步化输出时钟信号第一脉冲及理想时钟计时。该方法被终止于方块322。

依据该方法较佳实施例，其亦包含步骤：参考时钟除以M或M+1整数除法比率。

依据该方法另一较佳实施例，其亦包含步骤：以保持追踪总计时误差为正时尽量小之方式选择该整数除法比率。

依据该方法再另一较佳实施例，若该目前计时误差值被标示为k，则该值k所需该高速时钟周期数量系被给定为如下：

$$ >>>n>HS>>=>k>\times >>>T>LP>>>>P>DIV>>>T>HS>>>>>$$

其中T_LP为该低功率参考时钟之时间周期，而T_HS为该高速晶体振荡器装置104之时间周期，值T_LP，T_HS及P_DIV被选择使所需高速时钟周期数量系为值k之便利整数倍数。

图6中，系被揭示依据本发明若干计算机程序产品简略图。被揭示具有n不同数字计算机200₁，...，200_n，其中n为整数。亦被揭示具有n不同计算机程序产品202₁，...，202_n，其被显示为光盘型式。该不同计算机程序产品202₁，...，202_n系可直接加载该n不同数字计算机200₁，...，200_n之内部存储器中。当产品202₁，...，202_n运作于该计算机200₁，...，200_n上时，各计算机程序产品202₁，...，202_n系包含可执行某些或所有图5步骤之软件编码部件。该计算机程序产品202₁，...，202_n系可为如软盘，随机存取内存(RAM)碟，磁带，光磁盘或任何其它适当产品型式。

本发明并不限于上述实施例。显然地，以下权利要求内之许多不同修改均可行。