产生可变时脉的装置与方法

摘要

本发明提供一种产生可变时脉的装置与方法。该方法首先定义复数个命令以及相对应的控制信号，其中又定义该复数个命令中的特定命令有相对应的样式，接着参考一第一时脉、一第二时脉以及该复数个命令，用以输出一可变时脉，同时参考该第一时脉、该第二时脉以及该复数个命令，用以输出对应该可变时脉的控制信号，其中该第二时脉的频率高于该第一时脉的频率。

说明书

技术领域

本发明有关于一种产生可变时脉的装置与方法，特别是应用于同步动态随机存取存储器工作时脉中，利用可变时脉以减少命令执行时间，以增进存储器存取效率的装置与方法。

背景技术

随着大容量存储器的广泛应用，同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，以下称SDRAM)的使用是相当普遍的，因此SDRAM的控制器在许多领域的控制芯片中已经内部嵌入了。

以往控制SDRAM的方式，是利用一固定频率时脉作为参考，然后参考该固定时脉来产生所有的控制信号，诸如：RAS_、CAS_以及WE_等等。请参考图1，其为传统产生SDRAM时脉信号与控制信号的一内部电路示意图。该内部电路10位于一芯片(未图标出)的内部，用以控制外部所连接的SDRAM(未图标出)。该内部电路10包含一SDRAM控制状态机12与一控制信号产生器14，该SDRAM控制状态机12定义复数个命令以及相对应的控制信号，同时并参考一固定时脉(CLK)来安排该复数个命令，而该控制信号产生器14同时参考该固定时脉CLK与该SDRAM控制状态机12所定义的该复数个命令，当接收到不同命令时则输出对应的控制信号。这是一种简单而又易懂的SDRAM使用方法，而该固定时脉CLK的频率则会受到系统频宽需求以及前级逻辑电路的工作时脉这两项因素的限制与影响。

由于SDRAM的时脉信号是固定的，因此该固定时脉CLK的一周期时间Tcyc也是固定的，而该周期时间Tcyc被用于当作基本单位来产生所有的控制信号。一般而言，SDRAM的规格中会定义许多时间参数的最小值，该些时间参数代表SDRAM的各个命令下达之间最少需经过的时间。以下将说明传统SDRAM时脉与控制信号之间的运作方式，

请参考图2，其为对应图1中各个信号的时序图。在图2中，SDRAM_CLK为固定的时脉信号，其一周期时间为Tcyc，外部所连接的SDRAM会参考此时脉信号来接收一连串的命令以及相对应的控制信号来进行不同的运作。在此一实施例中是以动作(Active，ACT)、写入(Write)、预先充电(Pre-charge，PRE)、动作以及读取(Read)命令来加以说明。上述的命令皆有相对应的控制信号，例如对应动作命令的列地址信号(RAS_)、行地址信号(CAS_)及写入信号(WE_)依序为低准位(L)、高准位(H)、高准位(H)，对应写入命令的RAS_、CAS_及WE_信号依序为H、L、L，对应预先充电命令的RAS_、CAS_及WE-_信号依序为L、H、L，而对应读取命令的RAS-_、CAS_及WE_信号依序为H、L、H。其中每个命令对应的控制信号皆有一段有效区间(例如写入命令的有效区间为T_WRITE)。该控制信号产生器14会参考该固定时脉SDRAM_CLK来发出相对应的控制信号，使得每个命令的对应控制信号的有效区间内皆可对应至该SDRAM_CLK时脉信号的至少一上升缘(亦即由低准位变为高准位)。而前述所提及的时间参数的最小值亦即各个有效区间内对应该SDRAM_CLK时脉信号的第一个上升缘之间的时间。在此一实施例中时间参数有tRCD、tRP以及tRC，其中tRCD为RAS_到CAS_延迟时间tRP为RAS_预先充电时间；而tRC为命令周期时间，而此一实施例中SDRAM规格所定的最小值个别为1.4Tcyc、1.4Tcyc以及5Tcyc。

由于控制信号产生器14是以参考时脉的周期时间Tcyc为基本单位来产生控制信号，因此为了符合SDRAM规格中时间参数的最小值外，所发出的控制信号之间所经的运算时间必须满足整数倍的周期时间Tcyc。因此在SDRAM的读取/写入过程中，可能有些多余的运算时间会被累积，而导致SDRAM效能的降低。在图2中则显示一例，其中tRCD＝2*Tcyc、tRP＝2*Tcyc以及tRC＝6*Tcyc，该些时间参数符合SDRAM规格所定的时间参数最小值tRCDmin＝1.4*Tcyc、tRPmin＝1.4*Tcyc以及tRCmin＝5*Tcyc，然而有1.2*Tcyc(1.2＝0.6+0.6，由两个tRCD所累积)的运算时间被累积，此累积的运算时间是多余的，这是为了符合基本单位Tcyc，因为此特性使得SDRAM的运算时间无法再缩短。

发明内容

有鉴于传统SDRAM控制信号之间所经运算时间需满足整数倍的周期时间，而造成SDRAM效能降低，本发明提出一种产生可变时脉信号的装置与方法，其能有效的节省运算的时间，进而提高SDRAM的使用效能。

本发明提供一种产生可变时脉的方法，包含：定义复数个命令以及相对应的控制信号与样式(Pattern)；参考一第一时脉、一第二时脉以及该复数个命令，用以输出该可变时脉；以及参考该第一时脉、该第二时脉以及该复数个命令，用以输出对应该可变时脉的控制信号；其中该第二时脉的频率高于该第一时脉的频率。

本发明也提供一种产生可变时脉的装置，包含：一控制状态机，定义复数个命令以及相对应的控制信号与样式；一可变时脉产生器，参考该第一时脉、该第二时脉以及该控制状态机，用以输出该可变时脉；以及一控制信号产生器，参考该第一时脉、该第二时脉以及该控制状态机，用以输出对应该可变时脉的控制信号；其中该第二时脉的频率高于该第一时脉的频率。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所示附图，作详细说明如下。

附图说明

图1为传统产生SDRAM时脉信号与控制信号之一内部电路示意图。

图2为对应图1中各个信号的时序图。

图3为本发明的产生可变时脉信号的装置示意图。

图4为对应图3中各个信号的时序图。

图中符号说明：

10     内部电路

12     SDRAM控制状态机

14、24 控制信号产生器

22     控制状态机

26     可变时脉产生器

具体实施方式

本发明提供一种产生可变时脉信号的装置与方法，应用此装置与方法后可使SDRAM的使用效能提高。

请同时参考图3与图4，图3为本发明产生可变时脉信号的装置示意图，而图4为对应图3中各个信号的时序图。该装置包含一控制状态机22、一控制信号产生器24以及一可变时脉产生器26。该控制状态机22定义复数个命令以及相对应的控制信号，同时并参考一固定时脉CLK来安排该复数个命令，特别的是，该控制状态机22更定义了该复数个命令中的特定命令有相对应的样式(pattern)。该可变时脉产生器26接收1倍CLK与一较高频率的时脉，例如两倍频率的该固定时脉CLK(2倍CLK)，并同时参考该控制状态机22定义的命令来输出一可变时脉。在此一实施例中，当该控制状态机22执行特定命令(例如动作命令或是预先充电命令)时，该可变时脉产生器26会参考2倍CLK时脉信号以输出该控制状态机22定义的相对应的样式(例如图4的T_H与T_L所示的H、H、L的样式)；当该控制状态机22执行其它命令(例如写入或是读取命令)时，该可变时脉产生器26会直接输出1倍CLK时脉信号，因应不同的命令所产生的时脉信号则有所不同，如此即产生一可变时脉。该控制信号产生器24同时参考该1倍CLK时脉信号、该2倍CLK时脉信号以及该控制状态机22所定义的命令来输出相对应的控制信号。当该控制状态机22执行特定命令(例如动作命令或是预先充电命令)时，该控制信号产生器24会参考2倍CLK时脉信号以输出相对应的控制信号，同时该可变时脉皆维持在高准位，且随后在命令的控制信号(例如在图4WRITE命令的控制信号RAS_、CAS_、WE_的信号位准转变为H、L、L)发出时，该可变时脉随即转态为低准位(亦即对应到此一实施例T_L所示)。如此使得每个命令的对应控制信号有效的区间内，皆可对应到该可变时脉之一上升缘(例如对WRITE命令而言，该些控制信号有效区间T_WRITE中会对应到该可变时脉的上升缘)；而当该控制状态机22执行其它命令(例如写入或是读取命令)时，该控制信号产生器24会参考1倍CLK时脉信号以输出相对应的控制信号。而命令与相对应的控制信号再次说明如下：当对应动作命令时，列地址信号(RAS_)、行地址信号(CAS_)及写入信号(WE_)依序为低准位(L)、高准位(H)、高准位(H)，对应写入命令的RAS_、CAS_及WE_信号依序为H、L、L，对应预先充电命令的RAS_、CAS_及WE-_信号依序为L、H、L，而对应读取命令的RAS-_、CAS_及WE_信号依序为H、L、H。

以下针对图4再次详细说明本发明的可变时脉与控制信号之间的运作方式。在图4中，SDRAM规格所定的tRCD最小值、tRP最小值以及tRC最小值仍为1.4Tcyc、1.4Tcyc以及5Tcyc。在此一实施例中仍是以动作、写入、预先充电、动作以及读取命令来加以说明。一可变时脉会随着该控制状态机22执行不同的命令而有不同的时脉输出。使用者可事先定义复数个命令与相对应的控制信号，以及该复数个命令中的特定命令相对应的样式。在此一实施例中，该特定命令包含动作命令以及预先充电命令，相对应的样式皆定义为H、H、L，因此当该控制状态机22执行动作命令时，该可变时脉产生器26会参考2倍CLK时脉信号，输出H、H、L的样式；当该控制状态机22执行写入命令时，该可变时脉产生器26会直接输出1倍CLK时脉信号；当该控制状态机22执行预先充电命令时，该可变时脉产生器26会再参考2倍CLK时脉信号，输出H、H、L的样式；当该控制状态机22再度执行动作命令时，该可变时脉产生器26会参考2倍CLK时脉信号，输出H、H、L的样式；接下来，当该控制状态机22执行读取命令时，该可变时脉产生器26会直接输出1倍CLK时脉信号。

同时间当该控制状态机22执行动作命令时，该控制信号产生器24会参考2倍CLK时脉信号以输出相对应的控制信号(亦即RAS_、CAS_以及WE_分别为L、H、H)，同时该可变时脉皆维持在高准位，且随后在写入命令的控制信号(亦即RAS_、CAS_以及WE_分别为H、L、L)发出时，该可变时脉随即转态为低准位，如此使得写入命令的控制信号有效区间T_WRITE内可对应到该可变时脉之一上升缘。当该控制状态机22执行写入命令时，该可变时脉产生器26改以输出1倍CLK时脉信号。接着，当该控制状态机22执行预先充电命令时，该控制信号产生器24改以参考2倍CLK时脉信号以输出相对应的控制信号(亦即RAS_、CAS_以及WE_分别为L、H、L)，同时该可变时脉皆维持在高准位，且随后在动作命令的控制信号(亦即RAS_、CAS_以及WE_分别为L、H、H)发出时，该可变时脉随即转态为低准位，如此使得动作命令的控制信号有效区间T_ACT内可对应到该可变时脉之一上升缘。当该控制状态机22执行动作命令时，该控制信号产生器24仍会参考2倍CLK时脉信号以输出相对应的控制信号(亦即RAS_、CAS_以及WE_分别为L、H、H)，同时该可变时脉皆维持在高准位，且随后在读取命令的控制信号(亦即RAS_、CAS_以及WE_分别为H、L、H)发出时，该可变时脉随即转态为低准位，如此使得读取命令的控制信号有效区间T_READ内可对应到该可变时脉之一上升缘。

在上述的设计之下，所有信号的时序图会如同在图4中所显示一般，所得到的时间参数tRCD、tRP以及tRC依序为1.5*Tcyc、1.5*Tcyc以及5*Tcyc，该些时间参数符合SDRAM规格所定的时间参数最小值tRCDmin＝1.4*Tcyc、tRPmin＝1.4*Tcyc以及tRCmin＝5*Tcyc，而且在tRCD与tRP被累积的运算时间为0.2*Tcyc(0.2＝0.1+0.1，各由tRCD所累积)，比较前述的传统SDRAM所累积的运算时间1.2*Tcyc(1.2＝0.6+0.6)，本实施例的tRC节省了1*Tcyc的运算时间，这表示命令周期(tRC)节省了1*Tcyc的运算时间，则SDRAM的效能也大为提升。

上述只是本发明之一较佳实施例，然而熟习此项技艺者，不只可使用原时脉的双倍时脉，亦可采用更高的时脉(例如3倍、4倍、或更高频率的时脉)来作为参考值，应用本发明的装置产生一可变时脉以及相对应的控制信号。本发明的装置亦可嵌入于一芯片的中，藉以在最适切的时间输出到外部的SDRAM。同时本发明的该控制状态机22、该控制信号产生器24以及该可变时脉产生器26皆可基于较佳实施例的精神，并经由简单的数字逻辑电路来实现，熟习此项技艺者可由本发明所揭露的装置任意设计一可变时脉以及同步的控制信号。另外，本发明虽然以SDRAM的应用为较佳实施例来加以说明，然而熟习此项技艺者，可应用本发明的可变时脉以及同步的控制信号于其它领域的中。

本发明所解决的问题以及优点可以简要地描述如下：使用逻辑电路以产生一可变时脉，并根据该可变时脉产生相对应的控制信号以最佳化对SDRAM的存取时机；该可变时脉移除了传统SDRAM控制信号必须为整数倍周期时间的限制，因此使得SDRAM存取更有效率。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做各种的更动与润饰，因此本发明的保护范围当视所述的权利要求范围所界定者为准。