减少数字显示装置中电磁干扰的方法和装置

摘要

描述一种配置成提供基于可选扩展频谱的输出时钟信号的直接数字合成器电路。所述合成器包括：相位累加器电路；参考时钟源，它连接到相位累加器电路，配置成提供参考时钟信号；频移器单元，它连接到相位累加器；标称相位源，它连接到与频移器单元连接的相位累加器，配置成提供标称相位信号；以及调制相位源，它连接到频移器单元，配置成提供调制信号。频移器单元组合标称相位信号和调制信号，以便形成作为相位累加器输入信号的频移信号，相位累加器利用此频移信号对参考时钟信号抽样，以便产生其中心频率和频率扩展基于调制信号的输出时钟信号。

说明书

发明背景

发明领域

本发明涉及液晶显示器(LCD)。更具体地说，本发明描述一种用于减少液晶显示器中电磁干扰的方法和装置。

相关技术的讨论

电磁干扰(EMI)是电子装置(无意发射机)干扰有意接收机的干扰量的一种量度。所以EMI是设计诸如PC、平板监视器等依赖高速元件的装置的主要关注问题，因为它决定了系统、PC母板、图形控制器等的销售是否能获得美国商务部的批准。在特征高速(例如“奔腾”级)处理器、高速总线和数种时钟输出等的设计中，情况更是如此。通常，EMI测试是在设计过程的后期进行的，所以如果测试失败，就意味着昂贵的重新设计和推迟投放市场的时间。使用屏蔽来降低EMI，除了材料成本增加之外，还大大增加了生产的复杂程度，这又抬高了系统的成本。

但有各种技术来降低和/或消除EMI。一种技术称为脉冲成形，它要求控制输出波形以便控制较高频率的谐波。但脉冲成形并不控制基波的频谱能量，而仅仅通过修整拐角并减少一些高频分量及其能量来改变脉冲前沿的形状。所以如果能控制开关阈值附近的波形部分，则脉冲成形就可起作用。

脉冲成形还有一个问题就是：为实现所需的EMI，在修整过多和修整不足之间的平衡动作甚至更加复杂，因为温度和电压变化都会破坏这种平衡。由于用作最佳修整的技术在制造过程的各批次之间并不能得出一致的结果，所以这种平衡动作就愈加复杂了。例如，仔细设定的容性或阻性成形数值在各生产批次之间都有改变，这就要求对所述系统进行有余量的设计，以确保过程变化留下足够的EMI控制和前沿时间。

还有另一种称为转换速率控制的降低EMI的方法，它通过保持输出驱动器使之不对负载电容过量充电来管理上升沿的斜度。转换速率控制通过建立电流控制的输出(这种电流控制的输出避免有快而大的电流)来实现这种保持，而且理论上应是有效的。但是，与脉冲成形的情况一样，主要的问题是对各制造批次以及在各种电压和温度范围内保持这种控制。设计必需估计到最差的加工过程以及既考虑到高的温度和电压又考虑到低的温度和电压。这些潜在的变化既关键又不可预测。结果，转换速率控制很难实现，也不可靠。

最后，降低EMI的最流行的方法，称为扩展频谱技术(SST)，它扩展基频的能量，以便将特定频率的能量峰值减至最小。这种技术既降低了基频EMI，又降低了高频谐波分量，于是显著降低了整个系统的EMI，而不会影响时钟沿的上升和下降时间(见图1A-1B)。在较低的频谱峰值幅度的情况下，系统就符合并具有较大的EMI裕度。扩展频谱是最简单、最有效的技术且最不受制造过程变化的影响。所以，使用SST已遍及母板市场，以致在使用能支持100MHz前端总线(FSB)的芯片组的全部设计中，以及在PCI、CPU和存储器总线的设计中都在使用这种技术。所有母板芯片组的供应商都在设计能用扩展频谱定时信号工作的部件。

在分立信号的频率转换中一个有用的部件是直接数字合成器(DDS)，如图1C的实例所示。DDS通常实现频率下降功能。累加单元402将存储在SF寄存器404中的n-位数值SF加到相位累加器406输出的n-位数值上。在SCLK的每个上升沿同步更新所述总和。相位累加器406将n-位DDS频率F_DDS馈送到输出模块，并将F_DDS反馈到累加单元402，从而在一定数量的SCLK周期内，产生阶梯周期信号408，其频率以方程(2)的公式表示：

$>>>F>DDS>>=>>SF>>2>n>\; >>F>>SCLK>->->->>(>2>)>>>>>s>$

式中F_SCLK为SCLK的频率值。输出模块410将DDS频率信号F_DDS转换为目的地时钟DCLK。输出模块410，例如，将阶梯波形转换为频率为F_DDS的二进制时钟信号。应当指出，在阶梯周期信号408的周期内的抖动等于SCLK周期。如果SCLK周期在很宽范围内变化(即具有高抖动)，则可能很难(或不可能)设计输出模块以有效降低抖动。

所以需要一种有效的方法和装置，它利用扩展频率技术通过提供可选频率的调制时钟信号来降低EMI。

发明概述

公开按照本发明利用扩展频率技术通过提供可选频率的调制时钟信号来降低EMI的方法、装置和系统。

在一个实施例中，时钟合成器电路配置成提供基于可选扩展频谱的输出时钟信号，所述时钟合成器电路包括：相位累加器电路；参考时钟源，它连接到所述相位累加器电路，配置成提供参考时钟信号；频移器单元，它连接到所述相位累加器；标称相位源，它连接到所述相位累加器并且连接到所述频移器单元，配置成提供标称相位信号；以及调制相位源，它连接到所述频移器单元，配置成提供调制信号。频移器单元组合标称相位信号和调制信号以便形成作为相位累加器的输入信号的频移信号，相位累加器利用所述频移信号对参考时钟信号抽样，以便产生输出时钟信号，该输出时钟信号的中心频率和频率扩展基于所述调制信号。

在另一实施例中，说明了提供基于可选扩展频谱的输出时钟信号的方法。此方法包括以下操作步骤：提供相位累加器电路；将配置成提供参考时钟信号的参考时钟源连接到所述相位累加器电路；以及将频移器单元连接到所述相位累加器。此方法还包括：将配置成提供标称相位信号的标称相位源连接到与频移器单元相连接的相位累加器；以及将配置成提供调制信号的调制相位源连接到频移器单元。

附图简要说明

参考以下结合附图所作的说明就可更好地理解本发明。

图1A示出代表性时钟信号以及基于关联的谐波的EMI。

图1B示出图1A中代表性时钟信号的扩展频谱处理以及得到的谐波EMI电平的降低。

图2示出按照本发明实施例的提供可选调制系统时钟的系统。

图3示出按照本发明实施例的代表性双极性信号。

图4A-4C示出按照本发明实施例的代表性输出信号。

图5示出在本发明一个特殊实施例中采用直接数字合成器电路(DDS)形式的时钟调制电路。

图6示出按照本发明实施例的相位累加器电路的特殊实施方案。

图7示出一个流程图，详细说明按照本发明实施例的提供基于扩展频谱的改进型时钟的过程。

图8示出用于实现本发明的计算机系统800。

优选实施例的详细说明

下面将详细说明本发明的优选实施例。优选实施例的实例示于附图中。虽然将结合优选实施例对本发明作说明，但是，显然，所述说明不是用来将本发明限制在一个优选实施例。相反，本发明应覆盖可以包括在由所附权利要求书限定的本发明的精神和范围内的各种变动、修改和等效物。

在一个实施例中，说明了一种直接数字合成器电路(DDS)，它配置成提供基于可选扩展频谱的输出时钟信号。所述合成器包括：相位累加器电路；参考时钟源，它连接到相位累加器电路，配置成提供参考时钟信号；频移器单元，它连接到所述相位累加器；标称相位源，它连接到与频移器单元连接的相位累加器，配置成提供标称相位信号；以及调制相位源，它连接到频移器单元，配置成提供调制信号。频移器单元组合标称相位信号和调制信号，以便形成作为相位累加器的输入信号的频移信号，相位累加器产生输出时钟信号，所述输出时钟信号的中心频率和频率扩展基于所述调制信号。

下面将说明本发明的扩展频谱系统以及其使用方法，所述系统和方法能组合到本专业的技术人员熟知的用来向LCD提供调制的时钟信号的集成半导体器件中。但应当指出，所说明的实施例仅用作说明，不应认为是限制本发明的范围或意图。

图2示出按照本发明实施例的扩展频谱系统200。系统200包括DDS电路202，DDS电路202配置成根据由时钟调制信号发生器206提供的时钟调制信号CLK_mod和由标称信号发生器208提供的标称信号CLK_nom，改变从参考时钟信号源204接收的参考时钟信号CLK_ref。时钟调制信号发生器206和标称信号发生器208各自连接到加法单元210，加法单元210的输出连接到相位累加器212。应当指出，时钟调制信号CLK_mod是周期性双极性信号(即，具有对称的正负运行波形)其平均值基本上为零。一种这样的信号示于图3，图中示出时钟调制信号波形302和关联的时钟调制信号CLK_mod，在此情况下所述信号CLK_mod采用一系列十六进制波形值304的形式。这样，即使由于时钟调制信号CLK_mod的变化而使输出时钟信号CLK_out受到频率调制，但其中心频率保持不变。

在所述实施例中，时钟调制电路202中包括的输出电路214用来在某些情况下，利用连接到锁相环(PLL)电路218的数模转换器(DAC)216来提供模拟调制时钟信号，这是本专业的技术人员所熟知的。

工作时，加法器单元210将时钟调制信号CLK_mod加到标称信号CLK_nom上，产生调制信号220，作为相位累加器212的输入信号。相位累加器212以以下的方式作出响应：根据接收的调制信号220对参考时钟信号CLK_ref抽样，从而产生累加器的输出信号222，如图4A所示。按照本发明的实施例，累加器的输出信号222提供以直接与时钟调制信号CLK_mod有关的中心参考频率f_ref为基础的频率扩展Δf。图4B和4C示出本发明的至少一个优点，即，虽然由于时钟调制信号CLK_mod而使输出时钟CLK_out受到频率调制，但其中心频率f_ref保持不变。

在图5所示的一个实施例中，时钟调制电路202采取直接数字合成器电路(DDS)500的形式。由相位累加器电路502来完成从参考时钟信号CLK_ref和时钟调制信号CLK_mod来产生输出时钟CLK_out。在一些实施例中，相位累加器电路502连接到正弦幅值的ROM查阅表506。在本实施例中，相位累加器502的抽样输出用来对正弦幅值的ROM查阅表506寻址。应当指出，在此情况下，抽样相位转换成正弦幅值类似于实数或虚数的即时投影。由于相位累加器502所用的位数决定着输出时钟CLK_out信号的各频率调节步骤的间隔大小，所以通常相位累加器的大小是24到32位。由于使用DDS500要求输出时钟CLK_out信号的标称值不得大于参考时钟信号CLK_ref的大约1/2，所以输出时钟CLK_out信号就取决于锁相环(PLL)电路218。

在图6所示的一个实施例中，工作时，根据时钟调制信号CLK_mod，把N位频率字F(其中N通常为24)和参考时钟信号CLK_ref同步地加载到相位累加器电路502。所述频率字F是由N位加法器602利用最后抽样的相位值连续地累积的。按照连接到N位加法器602的参考时钟信号CLK_ref对加法器602的输出进行抽样。当累加器电路502到达N位最大值时(由时钟调制信号CLK_mod改变)，累加器电路502翻转并继续工作。

图7示出详细说明按照本发明的实施例提供基于扩展频谱的改进型时钟的过程700的流程图。在702，过程开始，选择所需的频率扩展Δf。一旦选择了具体的频率扩展Δf，在704，根据所选的频率扩展Δf，选择双极计数器信号。应当指出，双极计数器信号是平均值基本上是零的周期性信号。然后，在706，把所选的双极计数器信号与标称相位信号组合以便形成改变的相位信号，在708，将此改变的相位信号又提供到相位累加器电路。在710，相位累加器电路根据改变的相位信号对参考时钟信号抽样。在712，把作为相位累加器输出信号的抽样参考时钟信号提供给输出电路，所述输出电路相适应地配置成提供具有基本上不变的中心频率和所选的频率扩展Δf的改进的输出时钟信号。

图8示出用于实施本发明的计算机系统800。计算机系统800仅仅是可以在其中实现本发明的图形系统的实例。计算机系统800包括：中央处理单元(CPU)810；随机存取存储器(RAM)820；只读存储器(ROM)825；一个或多个外围设备830；图形控制器860；主存储器装置840和850；以及数字显示器单元870。CPU810还连接到一个或多个输入/输出装置890，所述输入/输出装置890包括(但不限于)以下装置：例如跟踪球、鼠标、键盘、传声器、触感显示器、换能器卡片阅读机、磁带或纸带阅读机、图形输入板、记录针、话音或手书识别器或其它已知的输入装置，例如其它计算机。图形控制器860产生模拟图像数据和相应的参考信号，并将二者提供到数字显示器单元870。模拟图像数据可以例如根据从CPU810接收的像素数据或从外部编码(未示出)产生。在一个实施例中，模拟图像数据以RGB格式提供，而参考信号包括业界熟知的VSYNC和HSYNC信号。但是，显然，本发明可以用其它格式的模拟图像、数据和/或参考信号来实现。例如。模拟图像数据可包括也具有相应的时间参考信号的视频信号数据。

虽然仅对几个实施例作了说明，但是，显然，本发明可以用许多其它具体形式实现，而不背离本发明的精神和范围。这些实例应被认为是说明性的，而非限制性的，且本发明不限于此文所述之细节，而是可在所附权利要求书的范围以及其等效物的完整范围内进行修改。

虽然对本发明的优选实施例作了说明，但还有属于本发明范围内的变更、置换或等效物。应当指出，有许多替换的途径可实现本发明的方法和装置。因此，应当把本发明理解为包括所有这些属于本发明实际精神和范围内的变更、置换或等效物。