基于DBF的多普勒天气雷达的小型化高速处理板及处理方法

摘要

本发明涉及一种基于DBF的多普勒天气雷达的小型化高速处理板，包括在该板上集成的FPGA控制器和第一、二DSP处理器，所述FPGA控制器通过高速光纤与中频数字接收机的输出端相连，FPGA控制器通过Link口分别与第一、二DSP处理器双向通讯，FPGA控制器通过以太网模块与终端双向通讯。本发明还公开了一种基于DBF的多普勒天气雷达的小型化高速处理板的处理方法。本发明解决了多路阵元A/D采样之后数据率高IQ信号处理的难题，通过百兆网W5300实现以太网通信接口，该高速处理板采用DSP+FPGA的架构，具有成本低、传输和处理速度快、设备量少、体积小、功能强、便于安装等多方面优点。

说明书

技术领域

本发明涉及数字阵列雷达信号处理技术领域，尤其是一种基于DBF的多普勒天气雷达的小型化高速处理板及处理方法。

背景技术

数字波束形成（DBF）技术是在原来模拟波束形成原理的基础上，引入数字信号处理方法之后建立的一门雷达新技术。这种技术充分利用了阵列天线所检测到的空间信息，可以方便的获取超分辨和低副瓣的性能、实现波束扫描。DBF的出现于发展既是现代电子战队雷达需求牵引的结果，也是雷达技术和其它相关领域技术进步的产物。在波束形成的实际应用中，多波束系统由于数据率高，作用距离远，且波束窄，抗干扰能力强的优点，在雷达通信系统中有着广泛的应用。通过DBF实现的多波束形成系统有着可同时产生多个独立可控波束而不损失信噪比，由于DBF在基带上保存了全部天线阵单元信号的信息，因而可以通过数字信号处理的方法对阵列信号进行处理，因此将波束形成理论用工程来实现对推进国防建设有着极其重要的现实意义。

由于DBF体制的雷达同时接收多路阵元的IQ信号送往DBF信号处理器，因此高速数据总线及其互联网络是决定DBF处理器系统性能的关键因素，由于要进行DBF运算，因此硬件处理的速度也影响雷达的工程实现，现有的天气雷达小型化处理板存在传输和处理的速度低的缺陷。

发明内容

本发明的首要目的在于提供一种成本低、传输和处理速度快的基于DBF的多普勒天气雷达的小型化高速处理板。

为实现上述目的，本发明采用了以下技术方案：一种基于DBF的多普勒天气雷达的小型化高速处理板，包括在该板上集成的FPGA控制器和第一、二DSP处理器，所述FPGA控制器通过高速光纤与中频数字接收机的输出端相连， FPGA控制器通过Link口分别与第一、二DSP处理器双向通讯，FPGA控制器通过以太网模块与终端双向通讯，所述第一、二DSP处理器均采用BWDSP100处理器。

所述FPGA控制器的输入输出端分别与第一SRAM外部存储芯片、第二SRAM外部存储芯片、Flash存储器、EEPROM存储器、GPIO口相连。

所述第一DSP处理器与第二DSP处理器之间通过Link口双向通讯，第一DSP处理器的输入输出端与第一DDR2 SDRAM外部存储芯片相连，第二DSP处理器的输入输出端与第二DDR2 SDRAM外部存储芯片相连。

所述FPGA控制器采用EP2SGX90芯片。

所述FPGA控制器通过第一、二高速光纤与中频数字接收机的输出端相连，通过第三高速光纤与校正模块相连，通过第四高速光纤与备份存储器相连。

本发明的另一目的在于提供一种基于DBF的多普勒天气雷达的小型化高速处理板的处理方法，该方法包括：

在工作模式下，FPGA控制器接收第一、二高速光纤的IQ数据，完成DBF运算后，将数据通过Link口发送给第一DSP处理器，由第一DSP处理器完成脉冲压缩，第一DSP处理器将数据通过总线按Fr存储在第一DDR2 SDRAM外部存储芯片中，第二DSP处理器分段读取第一DDR2 SDRAM外部存储芯片中存储的数据进行运动补偿、杂波抑制、气象要素的估计，在一个CPI计算完成后，通过Link口将数据发送给FPGA控制器，FPGA控制器通过以太网模块将结果数据发送给终端；

在接收校正模式下，FPGA控制器接收第一、二高速光纤的IQ数据，将数据通过Link口发送给第一DSP处理器，由第一DSP处理器完成32路接收校正系数的运算，第一DSP处理器将接收校正系数发送给FPGA控制器，由FPGA控制器将接收校正系数保存在EEPROM存储器中，作为下一次开机的初始化值，FPGA控制器同时将校正系数通过以太网模块发送给终端；

在发射校正模式下，FPGA控制器接收第三高速光纤的IQ数据，将数据通过Link口发送给第一DSP处理器，由第一DSP处理器完成32路发射校正系数的运算，第一DSP处理器将发射校正系数发送给FPGA控制器，由FPGA控制器将发射校正系数保存在EEPROM存储器中，作为下一次开机的初始化值，FPGA控制器同时将校正系数通过第三高速光纤发送给T/R组件，且通过以太网模块发送给终端。

所述FPGA控制器在正常运算的同时，将DBF运算后的数据通过第四高速光纤发送给备份存储器，FPGA控制器对于某一方向的数字波束形成要完成下列DBF运算：

这里f(t)为目标接收信息；k为波束号；d为阵元间距；λ为发射载波波长；α为目标信号相对天线阵面法线的入射角；n为第n通道；W为加权系数；C为校正参数；Ω反映波束指向；j表示复数的虚部；C（n）是校正系数，N是信号的样本数。

所述第一DSP处理器进行如下运算：首先，程序初始化，判断CPI是否中断，若中断，则取控制字，否则返回判断CPI是否中断；取控制字后，判断是否处于校正模式，若处于校正模式，则启动数据接收，进行校正运算，输出校正结果后返回判断CPI是否中断；若非处于校正模式，则判断是否改变波束指向，若波束指向改变，则计算波束形成权后输出，否则，判断Tr是否中断；在输出波束形成权后，判断Tr是否中断，若中断，则启动数据接收，进行脉冲压缩后写入第一DDR2 SDRAM外部存储芯片，否则，返回判断Tr是否中断；在写入第一DDR2 SDRAM外部存储芯片后，判断CPI是否结束，若结束，则返回判断CPI是否中断，否则，返回判断Tr是否中断。

所述第二DSP处理器进行如下运算：首先，程序初始化，判断CPI是否中断，若中断，则取控制字，否则，返回判断CPI是否中断；取控制字后，判断是否处于校正模式，若处于校正模式，则返回判断CPI是否中断，否则，判断FCPI是否中断；若FCPI中断，则读第二DDR2 SDRAM外部存储芯片，否则返回判断FCPI是否中断；在读第二DDR2 SDRAM外部存储芯片之后，依次进行运动补偿、杂波抑制和谱矩估计，再判断CPI是否结束，若结束，则输出Z、V、W后返回判断CPI是否中断，否则，返回判断FCPI是否中断。

由上述技术方案可知，本发明采用DSP+FPGA组合架构的平台，其中，DSP处理器选用BWDSP100处理器，BWDSP100处理器是一款32位浮点DSP，同时兼容16位和32位定点数据格式，采用VLIW架构，具有强大的并行处理能力，能较好地满足高速实时信号处理的应用要求；同时采用高速光纤作为传输介质，稳定可靠。在与外部通信的接口通过4个光纤接口、网络接口和串口实现与其他系统通信；在内部通信接口方面，由1片FPGA通过链路口与2片DSP实现双向数据传输。2片BWDSP100处理器采用链路口互连，每个链路口单向数据传输速度可以达到300MB/S；此外为了满足大数据容量的存储，实现多处理器的耦合，BWDSP100处理器均外带了容量为1Gb的 DDR2颗粒，通过飞越传输，不同的处理器之间就能间接地共享 DDR2 外存。总之，本发明解决了多路阵元A/D采样之后数据率高IQ信号处理的难题，采用高速光纤接收中频数字接收机的输出，通过百兆网W5300实现以太网通信接口，满足传输雷达为无人机载多普勒天气雷达奠定技术基础。该高速处理板采用DSP+FPGA的架构，具有成本低、传输和处理速度快、设备量少、体积小、功能强、便于安装等多方面优点。

附图说明

图1 为本发明的系统框图。

图2 为第一DSP处理器的算法流程图。

图3为第二DSP处理器的算法流程图。

具体实施方式

一种基于DBF的多普勒天气雷达的小型化高速处理板，包括在该板上集成的FPGA控制器1和第一、二DSP处理器2、3，所述FPGA控制器1通过高速光纤与中频数字接收机的输出端相连， FPGA控制器1通过Link口分别与第一、二DSP处理器2、3双向通讯，FPGA控制器1通过以太网模块与终端双向通讯，所述第一、二DSP处理器2、3均采用BWDSP100处理器，如图1所示。BWDSP100处理器是一款32bit静态超标量处理器，采用16发射、SIMD架构，处理器指令总线宽度为512bit；内部数据总线采用非对称全双工总线，内部数据读总线位宽为512bit、内部数据写总线位宽为256bit；内部共有11级流水，工作主频高达500 MHz，指令周期2ns。内部包含4个基本执行宏，每个执行宏由8个算术逻辑单元(ALU)、4个乘法器(MUL)、2个移位器(SHF)、1个超算器(SPU)以及1个通用寄存器组组成；运算部件支持的数据格式包括16位/32位定点，32位浮点，16位/32位定点复数，32位浮点复数。

如图1所示，所述FPGA控制器1的输入输出端分别与第一SRAM外部存储芯片、第二SRAM外部存储芯片、Flash存储器、EEPROM存储器、GPIO口相连。所述第一DSP处理器2与第二DSP处理器3之间通过Link口双向通讯，第一DSP处理器2的输入输出端与第一DDR2 SDRAM外部存储芯片相连，第二DSP处理器3的输入输出端与第二DDR2 SDRAM外部存储芯片相连。所述FPGA控制器1采用EP2SGX90芯片。所述FPGA控制器1通过第一、二高速光纤与中频数字接收机的输出端相连，通过第三高速光纤与校正模块相连，通过第四高速光纤与备份存储器相连。其中FPGA控制器1的主要功能包括DBF运算、为第一、二DSP处理器2、3提供输入输出接口控制，中断时序，数据流存储与传输等；2片BWDSP100处理器完成脉压处理、运动补偿、杂波抑制、气象要素估计和发射、接收校正；

DBF处理采用的是多路接收通道，各个通道之间的相位一致性和通道本身的平稳性是实现的关键。如图1所示，本处理方法包括：

在工作模式下，FPGA控制器1接收第一、二高速光纤的IQ数据，完成DBF运算后，将数据通过Link口发送给第一DSP处理器2，由第一DSP处理器2完成脉冲压缩，第一DSP处理器2将数据通过总线按Fr存储在第一DDR2 SDRAM外部存储芯片中，第二DSP处理器3分段读取第一DDR2 SDRAM外部存储芯片中存储的数据进行运动补偿、杂波抑制、气象要素的估计，在一个CPI计算完成后，通过Link口将数据发送给FPGA控制器1，FPGA控制器1通过以太网模块将结果数据发送给终端；

在接收校正模式下，FPGA控制器1接收第一、二高速光纤的IQ数据，将数据通过Link口发送给第一DSP处理器2，由第一DSP处理器2完成32路接收校正系数的运算，第一DSP处理器2将接收校正系数发送给FPGA控制器1，由FPGA控制器1将接收校正系数保存在EEPROM存储器中，作为下一次开机的初始化值，FPGA控制器1同时将校正系数通过以太网模块发送给终端；接收通道的幅相误差将在信号处理中加以修正。

在发射校正模式下，FPGA控制器1接收第三高速光纤的IQ数据，将数据通过Link口发送给第一DSP处理器2，由第一DSP处理器2完成32路发射校正系数的运算，第一DSP处理器2将发射校正系数发送给FPGA控制器1，由FPGA控制器1将发射校正系数保存在EEPROM存储器中，作为下一次开机的初始化值，FPGA控制器1同时将校正系数通过第三高速光纤发送给T/R组件，且通过以太网模块发送给终端。T/R组件指的是雷达发射机与接收机，发射校正就是获得发射通道的相位误差并补偿到DDS中实现相位补偿，对于一个DBF体制的雷达，建立内部校正的测试系统是必要的。

雷达系统采用32个阵元进行数字波束形成，实现波束灵活电扫描。采用数字波束形成具有很多优点，对天气雷达而言，可以进一步提高系统的线性动态范围，理论上可以达到15dB，满足天气雷达大线性动态范围要求，还有故障弱化，通过加权系数的办法，剔除故障通道参与波束形成。所述FPGA控制器1在正常运算的同时，将DBF运算后的数据通过第四高速光纤发送给备份存储器，FPGA控制器1对于某一方向的数字波束形成要完成下列DBF运算：

这里f(t)为目标接收信息；k为波束号；d为阵元间距；λ为发射载波波长；α为目标信号相对天线阵面法线的入射角；n为第n通道；W为加权系数；C为校正参数；Ω反映波束指向；j表示复数的虚部；C（n）是校正系数，N是信号的样本数。

如图2所示，所述第一DSP处理器2进行如下运算：首先，程序初始化，判断CPI是否中断，若中断，则取控制字，否则返回判断CPI是否中断；取控制字后，判断是否处于校正模式，若处于校正模式，则启动数据接收，进行校正运算，输出校正结果后返回判断CPI是否中断；若非处于校正模式，则判断是否改变波束指向，若波束指向改变，则计算波束形成权后输出，否则，判断Tr是否中断；在输出波束形成权后，判断Tr是否中断，若中断，则启动数据接收，进行脉冲压缩后写入第一DDR2 SDRAM外部存储芯片，否则，返回判断Tr是否中断；在写入第一DDR2 SDRAM外部存储芯片后，判断CPI是否结束，若结束，则返回判断CPI是否中断，否则，返回判断Tr是否中断。换句话说，第一DSP处理器2上电初始化以后等待同步中断，进入同步中断服务子程序里取工作模式控制字。在CPI中断到来后判断当前的工作模式，如果当前工作在校正模式则开始启动数据接收，数据接收完成后进行接收或发射校正的相应运算，并将校正系数输出给FPGA控制器1；如果是工作模式，则根据工作模式代码开始实时计算波束形成系数，并将此系数输出给FPGA控制器1参与乘法累加的运算。这些都完成后等待Tr中断，进入Tr中断服务子程序启动数据接收，数据接收完成进行脉压运算，完成后将数据写入第一DDR2 SDRAM外部存储芯片，直到一个CPI结束，回到等待CPI中断状态。

如图3所示，所述第二DSP处理器3进行如下运算：首先，程序初始化，判断CPI是否中断，若中断，则取控制字，否则，返回判断CPI是否中断；取控制字后，判断是否处于校正模式，若处于校正模式，则返回判断CPI是否中断，否则，判断FCPI是否中断；若FCPI中断，则读第二DDR2 SDRAM外部存储芯片，否则返回判断FCPI是否中断；在读第二DDR2 SDRAM外部存储芯片之后，依次进行运动补偿、杂波抑制和谱矩估计，再判断CPI是否结束，若结束，则输出Z、V、W后返回判断CPI是否中断，否则，返回判断FCPI是否中断。换句话说，第二DSP处理器3上电初始化以后等待同步中断，进入同步中断服务子程序里取工作模式控制字；如果当前工作在校正模式，则回到等待同步中断状态。如果处于工作模式，则等待FCPI中断，进入中断服务子程序后启动读第二DDR2 SDRAM外部存储芯片，数据读取完成后开始进行运动补偿、杂波抑制和气象要素估计的运算；计算完成后回到等FCPI中断状态，直到一个径向上所有距离单元的计算完成，一个CPI的估值才完成。第二DSP处理器3将结果送给FPGA控制器1,至此第二DSP处理器3的主要功能已经完成，程序重又回到等待CPI中断状态。

综上所述，本发明解决了多路阵元A/D采样之后数据率高IQ信号处理的难题，采用高速光纤接收中频数字接收机的输出，通过百兆网W5300实现以太网通信接口，满足传输雷达为无人机载多普勒天气雷达奠定技术基础。该高速处理板采用DSP+FPGA的架构，具有成本低、传输和处理速度快、设备量少、体积小、功能强、便于安装等多方面优点。