用于同步第一时钟域与第二时钟域之间的数据切换的设备

摘要

本发明的实施例提供一种用于同步第一时钟域与第二时钟域之间的数据切换的设备。该设备包括计算器、先进先出存储装置、同步脉冲发生器、填充水平信息提供器和反馈通路。计算器以第一时钟域的时钟来计时，以及配置成提供一同步脉冲周期时长信息，该信息描述同步脉冲在第二时钟域的时钟处的时间位置。先进先出存储装置配置成与第一时钟域同步地接收输入数据值，并且与第二时钟域同步地并且响应当前同步脉冲而提供输出数据值。同步脉冲发生器以第二时钟域的时钟来计时，以及配置成生成后续同步脉冲，使得后续同步脉冲位于由同步脉冲周期时长信息所描述的时间位置。填充水平信息提供器配置成提供描述先进先出存储装置的填充水平的填充水平信息。反馈通路配置用于向计算器反馈填充水平信息，计算器进一步配置成基于填充水平信息来调整同步脉冲周期时长信息。

说明书

技术领域

本发明的实施例涉及用于同步第一时钟域与第二时钟 域之间的数据切换的设备。本发明的一些实施例涉及用于分数取样率 转换器(FSRC)的基于FIFO(FIFO=先进先出)的同步机制。

背景技术

用于数据切换的两个时钟域的同步在诸如取样率转换 器(SRC)和分数取样率转换器(FSRC)之类的多种应用中使用。

发明内容

本发明的实施例提供一种用于同步第一时钟域与第二 时钟域之间的数据切换的设备。该设备包括一计算器、一先进先出存 储装置、一同步脉冲发生器、一填充水平信息提供器和一反馈通路。 计算器以第一时钟域的时钟来计时，以及配置成提供一同步脉冲周期 时长信息，该同步脉冲周期时长信息描述同步脉冲在第二时钟域的时 钟处的一时间位置。先进先出存储装置配置成与第一时钟域同步地接 收一输入数据值，以及与第二时钟域同步地并且响应一当前同步脉冲 而提供一输出数据值。同步脉冲发生器以第二时钟域的时钟来计时， 以及配置成生成后续同步脉冲，使得后续同步脉冲位于由同步脉冲周 期时长信息所描述的时间位置。填充水平信息提供器配置成提供一描 述先进先出存储装置的填充水平的填充水平信息。反馈通路配置用于 向计算器反馈填充水平信息，计算器进一步配置成基于填充水平信息 来调整同步脉冲周期时长信息。

本发明的一些实施例提供一种用于同步第一时钟域与 第二时钟域之间的数据切换的设备。该设备包括一计算器、一先进先 出存储装置、一同步脉冲发生器、一填充水平信息提供器和一反馈通 路。计算器以第一时钟域的时钟来计时，以及配置成提供一同步脉冲 周期时长信息，该同步脉冲周期时长信息描述同步脉冲在第二时钟域 的时钟处的一时间位置。先进先出存储装置配置成与第一时钟域同步 地接收同步脉冲周期时长信息、一输入重载值和一输入增量值，以及 与第二时钟域同步地并且响应一当前同步脉冲而提供同步脉冲周期 时长信息、一输出重载值和一输出增量值。同步脉冲发生器以第二时 钟域的时钟来计时，以及配置成从先进先出存储装置接收同步脉冲周 期时长信息，并且生成后续同步脉冲，使得后续同步脉冲位于由同步 脉冲周期时长信息所描述的时间位置。填充水平信息提供器配置成提 供一描述先进先出存储装置的填充水平的填充水平信息。反馈通路配 置用于向计算器反馈填充水平信息，计算器进一步配置成基于填充水 平信息来调整同步脉冲周期时长信息。

本发明的其它实施例提供一种用于同步第一时钟域与 第二时钟域之间的数据切换的方法。在第一步骤，在第一时钟域中提 供一同步脉冲周期时长信息，该信息描述同步脉冲在第二时钟域的时 钟处的一时间位置。在第二步骤，采用先进先出存储装置，与第一时 钟域同步地接收一输入数据值，以及与第二时钟域同步地并且响应一 当前同步脉冲而提供一输出数据值。在第三步骤，同步脉冲在第二时 钟域中生成，使得同步脉冲位于由同步脉冲周期时长信息所描述的时 间位置。在第四步骤，提供一描述先进先出存储装置的填充水平的填 充水平信息。在第五步骤，向第一时钟域反馈填充水平信息，以便基 于填充水平信息来调整同步脉冲周期时长信息。

本公开的一个方面提供一种用于同步第一时钟域与第 二时钟域之间的数据切换的设备。该设备包括从第一时钟域所使用以 及从第二时钟域所使用的存储器，其中存储器的各地址与至少一个数 据字以及一描述该至少一个数据字的有效性时间的有效性字关联。该 设备配置成基于该存储器的填充水平来确定有效性字。

附图说明

本文中参照附图来描述本发明的实施例。

图1示出按照本发明的一个实施例、一种用于同步第一 时钟域与第二时钟域之间的数据切换的设备的框图。

图2示出图1所示的用于同步第一时钟域与第二时钟域 之间的数据切换的设备的框图，该设备还包括第一数据处理器和第二 数据处理器。

图3示出按照本发明的一个实施例、一种用于同步低频 时钟域与高频时钟域之间的数据切换的设备的框图。

图4示出按照本发明的一个实施例、一种用于同步第一 时钟域与第二时钟域之间的数据切换的设备的框图。

图5以简图示出图3和图4所示设备的第一时钟域和第 二时钟域的示范定时。

图6示出按照本发明的一个实施例的先进先出存储装置 的存储器布局的框图。

图7示出图4所示的用于同步第一时钟域与第二时钟域 之间的数据切换的设备的框图，其中计算器还包括一控制器。

图8示出按照本发明的一个实施例的先进先出存储装 置、重载计数器111和填充水平信息提供器112的框图。

图9示出根据本发明的一个实施例的填充水平信息提供 器的框图。

图10示出按照本发明的一个实施例、用于同步第一时 钟域与第二时钟域之间的数据切换的方法的流程图；以及

图11示出按照本公开的一个方面、用于同步第一时钟 域与第二时钟域之间的数据切换的设备的示意框图。

相等或等效元件或者具有相等或等效功能性的元件在 以下描述中通过相等或等效参考标号来表示。

具体实施方式

在以下描述中，提出多个细节，以便提供对本发明的实 施例的更透彻说明。但是，本领域的技术人员将会清楚地知道，即使 没有这些具体细节也可实施本发明的实施例。在其它实例中，众所周 知的结构和装置以框图形式示出而不是详细示出，以免影响对本发明 的实施例的理解。另外，以下所述的不同实施例的特征可相互结合， 除非另加具体说明。

图1示出按照本发明的一个实施例、用于同步第一时钟 域102与第二时钟域104之间的数据切换的设备100的框图。设备100 包括一计算器106、一先进先出存储装置108、一同步脉冲发生器110、 一填充水平信息提供器112和一反馈通路114。计算器106以第一时 钟域102的时钟clk₁来计时，以及配置成提供一同步脉冲周期时长信 息116，同步脉冲周期时长信息116描述同步脉冲118_n在第二时钟 域104的时钟clk₂处的时间位置。先进先出存储装置108配置成与第 一时钟域102的时钟clk₁同步地接收输入数据值，以及与第二时钟域 104的时钟clk₂同步地并且响应当前同步脉冲118_n(n=1)而提供输出 数据值122。同步脉冲发生器110以第二时钟域104的时钟clk₂来计 时，以及配置成生成后续同步脉冲118_n(n=2)，使得后续同步脉冲 118_n(n=2)位于由同步脉冲周期时长信息116所描述的时间位置。填 充水平信息提供器112配置成提供一描述先进先出存储装置108的填 充水平的填充水平信息124。反馈通路114配置用于向计算器106反 馈填充水平信息124，计算器106进一步配置成基于填充水平信息124 来调整同步脉冲周期时长信息116。

在实施例中，第一时钟域102与第二时钟域104之间的 数据切换由先进先出存储装置108、例如由一异步先进先出存储装置 来实现，异步先进先出存储装置以第一时钟域102的时钟clk₁和第二 时钟域104的时钟clk₂来计时，其中第二时钟域的时钟clk₂等于或大 于第一时钟域102的时钟clk₁，反过来也是一样。此外，先进先出存 储装置108配置成(仅)响应同步脉冲118_n而提供输出数据值122， 以便实现第一时钟域102与第二时钟域104之间的同步数据切换。

同步脉冲118_n由同步脉冲发生器110在由同步脉冲周 期时长信息116所描述的时间位置来生成。由于同步脉冲发生器110 以第二时钟域104的时钟clk₂来计时，所以同步脉冲118_n只能在第 二时钟域104的时钟(例如上升或下降时钟沿)来生成。因此，同步脉 冲118_n位于第二时钟域104的特定时钟(例如特定上升或下降时钟 沿)，特定时钟由同步脉冲周期时长信息116来定义。

通过向计算器106反馈填充水平信息114，同步脉冲周 期时长信息116能够被调整成使得先进先出存储装置108的填充水平 保持在一预定区域内，从而提供一种具有几乎恒定延时的同步数据切 换。

例如，先进先出存储装置108能够包括多个存储单元， 其中先进先出存储装置108的填充水平保持在一预定区域中，该区域 通过加/减一个或两个存储单元的范围来定义，即，先进先出存储装置 108的填充水平可以(仅)在加/减一个或两个存储单元的范围中改变， 由此避免先进先出存储装置108的超限运行或欠载运行，并且因此提 供一种具有几乎恒定的延时的数据切换(参见图6)。

换言之，设备100能够提供先进先出存储装置108的恒 定(或者几乎恒定)的填充水平，并且因此提供数据同步机制的恒定(或 者几乎恒定)的延时。此外，在第一时钟域102的时钟clk₁(或者时钟 频率f₁)或者第二时钟域104的时钟clk₂(或者时钟频率f₂)的变化的情 况下，也能够维持同步。此外，设备100允许实现插值比大于或等于 一(f₂/f₁≥1)的分数取样率转换器(FSRC)。

图2示出图1所示的用于同步第一时钟域102与第二时 钟域104之间的数据切换的设备100的框图，该设备还包括第一数据 处理器126和第二数据处理器128。第一数据处理器126以第一时钟 域102的时钟clk₁来计时，以及配置成处理一输入信息130，使得输 入数据值120与第一时钟域102同步地提供给先进先出存储装置108。 第二数据处理器128以第二时钟域104的时钟clk₂来计时，以及配置 成与第二时钟域104同步地并且响应当前同步脉冲118_n(n=1)而从先 进先出存储装置108接收输出数据值122，并且处理输出数据值122， 使得与第二时钟域104的时钟clk₂同步地提供一输出信息132。

在实施例中，第一数据处理器126可被称作数据源，其 中由于第一数据处理器126为先进先出存储装置108提供输入数据值 120而第二数据处理器128从先进先出存储装置108接收输出数据值 122，第二数据处理器128可被称作数据宿。

下面参照一个示范实施例来描述用于同步第一时钟域 102与第二时钟域104之间的数据切换的设备100的特征。换言之， 下面描述一种用于信号处理块的同步机制，该信号处理块结合两个不 同时钟域之间的数据切换，其中第一时钟域102(数据源)的时钟频率 f₁低于第二时钟域104(数据宿)的时钟频率f₂。因此，随后在一个实施 例中，第一时钟域102可被称作低频时钟域，而第二时钟域104可被 称作高频时钟域。因此，时钟频率的比率(f₁/f₂)能够是任意的和/或大 于一。此外，高频时钟域128(数据宿)中的数据的重载率平均可具有 与低频时钟域102(数据源)的时钟频率相同的比率。当然，以下描述 的特征也可适用于图1和图2所示的、用于同步第一时钟域102与第 二时钟域104之间的数据切换的设备100。

此外，同步脉冲118_n可被称作重载信号或者重载脉冲， 因为第二数据处理器128能够配置成响应同步脉冲118_n而接收、或 者换言之，重新加载输出数据值122。

图3示出按照本发明的一个实施例、用于同步第一(或者 低频)时钟域102与第二(或者高频)时钟域104之间的数据切换的设备 100的框图。换言之，图3示出一种具有同步数据切换的信号处理系 统的结构。

设备100包括一数据源126、一数据宿128和一同步级 140，其中图1和图2所示的先进先出存储装置108、同步脉冲发生器 110和填充水平信息提供器112能够在同步级140中实现。

备选地，先进先出存储装置108和填充水平信息提供器 112能够在同步级140中实现，其中计算器106在数据源126中实现， 以及同步脉冲发生器110在数据宿128中实现。在那种情况下，数据 源126能够配置成与第一(或者低频)时钟域102同步地为同步级140 提供输入数据值120，而数据宿128能够配置成与第二(或者高频)时 钟域104同步地并且响应当前同步脉冲118_n(n=1)而从同步级140接 收输出数据值122。此外，数据源126能够配置成为同步级140提供 写使能信号142，而包括同步脉冲发生器110的数据宿128能够配置 成为同步级140提供同步脉冲118_n(或者读使能信号)。

按照本发明的概念的设备100甚至在第一(或者高频)时 钟域104的时钟频率与第二(或者低频)时钟域的时钟频率之间的比率 (f_high/f_low)变小、例如大于或等于一、二或三时也工作。此外，甚至在 分数频率比(f_high/f_low)和/或第二(或者高频)时钟域104的调制(时变)时 钟clk_high的情况下，同步脉冲118_n(或者数据宿的数据重载信号)也能 够与第一(或者低频)时钟域102的时钟clk_low正确地同步。由此能够保 证，输出数据值122在由第一数据处理器126提供一新输入数据值120 之前没有提供给第二数据处理器128，或者换言之，数据宿128中数 据的重载在由数据源126传递新重载值之前不会发生。另外，图3所 示的设备100能够提供一从数据源126到数据宿128、具有恒定(或者 几乎恒定)延时的数据切换。

与仅使用一异步的先进先出存储装置108(或者存储器) 用于同步的已知解决方案相对照，按照本发明的概念的设备100包括 一具有计算器106的同步级140，一先进先出存储装置108、一同步 脉冲发生器110和一填充水平信息提供器112。设备100能够提供恒 定(或者几乎恒定)的同步延时，或者换言之，提供一种具有恒定(或者 几乎恒定)延时的、第一(或者低频)时钟域102与第二(或者高频)时钟 域104之间的数据切换。因此，延时可以不取决于先进先出存储装置 108的填充水平，并且因此不取决于同步的启动。此外，在闭环系统、 例如PLLs(PLL=锁相环)中，需要恒定延时，以便获得一种定义的环 路响应。甚至当数据宿端口上的数据读速率不同于在先进先出存储装 置108的数据源端口处的写速率时，先进先出存储装置108的填充水 平也将不会游离，即，信号处理块的延时将不会发生变化。由此，甚 至在长期速率失配的情况下，也可避免先进先出存储装置108的欠载 运行或超限运行。

图4示出按照本发明的一个实施例、用于同步第一(或者 低频)时钟域102与第二(或者高频)时钟域104之间的数据切换的设备 100的框图。设备100包括一计算器106、一先进先出存储装置108、 一重载计数器111、一数据源126和一数据宿128。

在一些实施例中，计算器106包括数控振荡器 107(NCO)。此外，重载计数器111包括图1和图2所示的同步脉冲发 生器110。此外，在一个实施例中，先进先出存储装置108包括一异 步先进先出存储装置。另外，先进先出存储装置包括图1和图2所示 的填充水平信息提供器112。

如图4所示，在一个实施例中，先进先出存储装置108 配置成与第一(或者低频)时钟域102同步地接收同步脉冲周期时长信 息116，以及与第二(或者高频)时钟域104同步地并且响应当前同步 脉冲118_n(n=1)而提供同步脉冲周期时长信息116。同步脉冲发生器 110配置成与第二(或者高频)时钟域104同步地并且响应当前同步脉 冲118_n(n=1)而从先进先出存储装置108接收同步脉冲周期时长信息 116。

此外，计算器106配置成提供同步脉冲周期时长信息 116，使得同步脉冲周期时长信息116表示当前同步脉冲118_n(n=1) 与后续同步脉冲118_n(n=2)之间的第二(或者高频)时钟域中的时钟的 数量。换言之，同步脉冲周期时长信息116可定义后续同步脉冲(例如 118_n(n=1)和118_n(n=2))之间的第二(或者高频)时钟域中的时钟的数 量，并且因此定义同步脉冲118_n的周期。此外，计算器106能够配 置成通过增加或减少第二(或者高频)时钟域116中的时钟的数量，来 调整后续同步脉冲118_n(n=2)的时间位置，以便保持先进先出存储装 置108的预定填充水平。

在一些实施例中，先进先出存储装置108配置成在第一 (或者低频)时钟域102的一个时钟周期中接收同步脉冲周期时长信息 116和输入数据120，并且在第二(或者高频)时钟域104的一个时钟周 期中提供同步脉冲周期时长信息116和输出数据值122。在那种情况 下，同步脉冲周期时长信息116可描述输出数据值122有效时第二(或 者高频)时钟域104中的时钟的数量。

按照本发明的概念，在一个实施例中，将先进先出存储 装置108的填充水平反馈到数控振荡器107中。数控振荡器107根据 第二(或者高频)时钟域116中的时钟的数量，或者换言之，根据第二(或 者高频)时钟信号(f_high)的时钟周期，来计算各输入数据值120(或者 FIFO条目)的有效性。第二(或者高频)时钟域116中的时钟的数量(有 效性值)连同输入数据值120(实际数据)一起存储在先进先出存储装置 108中。在读取先进先出存储单元时，将高频时钟域116中的时钟的 数量(有效性值)加载到重载计数器111中，该重载计数器111在第二 (或者高频)时钟域的各时钟周期中递减某个预定数，例如一。在计数 器欠载运行时，输出数据值122(当前数据)的有效性到期，并且从先 进先出存储装置108中读取下一个输出数据值122。当然，重载计数 器111的备选实现是可能的，例如其中使计数器值递增。

按照本发明的概念的设备100使系统能够保持先进先出 存储装置108的恒定(或者几乎恒定)填充水平，并且因此保持数据同 步机制的恒定(或者几乎恒定)延时。另外，通过使用设备100，在先 进先出存储装置108的读和/或写速率的变化的情况下，也保持同步。

此外，设备100允许实现插值比大于或等于一(f_high/f_low≥1) 的(分数)取样率转换器(FSRC)。由于先进先出存储装置108的地址空 间中的数据源126的数据写访问和数据宿128的数据读访问的分离， 而不是通过时间上的分离，这是可能的。

在一些实施例中，用于第一(或者低频)时钟域102与第 二(或者高频)时钟域104之间的数据切换的先进先出存储装置108的 填充水平由一包括数控振荡器107(参见图7)的控制环来控制。因此， 数控振荡器107配置成使用描述先进先出存储装置108的实际填充水 平的填充水平信息124作为反馈信号，并且针对放入至先进先出存储 装置108的各输入数据值120，计算数控振荡器107输入的修正值， 采用这个修正值，通过改变第二(或者高频)时钟域116中的时钟的数 量、并且因此改变重载计数器111的平均值以及相应地改变先进先出 存储装置108读速率，来间接地控制先进先出存储装置108的填充水 平。

这在设备100(或者信号处理块)的启动阶段期间会是必 要的，以便保持先进先出存储装置108的一定填充水平。当第一(或者 低频)时钟域102的时钟速率或者第二(或者高频)时钟域104的时钟速 率具有(瞬时或永久)频率偏差，则这个机制(或者控制环)能够用于校正 数控振荡器107中的频比(f_high/f_low)。因此，设备100能够用于这些应 用中，在其中低频数据的高速率重载以平均低数据速率连续地进行(例 如具有积分输出的分数取样率转换器)。

此外，甚至在第一(或者低频)时钟域102的时钟频率(数 据宿频率)与第二(或者高频)时钟域104的时钟频率(数据源频率)之间 的比率变低、例如大于或者等于一、二或三时，按照本发明的概念的 设备100也能够实现，正如诸如LTE20(LTE=长期演进)之类的宽带极 化调制器中使用的分数取样率转换器所要求的那样。甚至当频比 (f_high/f_low)变低、例如接近一时，不必在时间上定位在第一(或者低频) 时钟域102的两个时钟沿(例如上升或下降时钟沿)之间的同步脉冲 118_n也存在足够的间隙，这一点将通过以下论述而变得清楚。

图5以简图示出图3和图4所示设备100的第一(或者低 频)时钟域102和第二(或者高频)时钟域104的示范定时。由此，图5 中，由上至下示出第一(或者低频)时钟域102的时钟clk_low的定时134、 第二(或者高频)时钟域104的时钟clk_high的定时136以及同步脉冲 118_n(n=1)至118_n(n=11)的定时138。图5中，第一(或者低频)时钟 域102示范地以312MHz的时钟频率来计时，而第二(或者高频)时钟 域104示范地以700MHz的时钟频率来计时。当然，以下描述也适用 于第一时钟域102和/或第二时钟域104的其它时钟频率。

与如下已知解决方案形成对照：其中同步脉冲118_n(或 者重载脉冲)必须以第一(或者低频)时钟域102的两个时钟沿(例如上 升或下降时钟沿)之间的足够间隙来放置，以避免从第一(或者低频)时 钟域102到第二(或者高频)时钟域104的数据传递中的建立和/或保持 违例，设备100甚至对于低于三的频比(f_high/f_low)实现无建立和保持违 例的数据传递。此外，没有引入对同步脉冲118_n(或者重载脉冲)的 位置的取样中的不确定性。另外，避免了同步脉冲118_n(或者重载脉 冲)的抖动，该抖动可能另外由重载计数器的整数Δ-Σ调制计数周期引 入。此外，甚至在调制第二(或者高频)时钟域104的时钟时，如同极 化调制中的PLLs(PLL=锁相环)的情况那样，也没有引入不确定性。

按照本发明的概念的设备100对于例如宽带极化调制器 中的分数取样率转换器的实现是有利的。这些调制器需要分数取样率 转换器以用于，从数个100MHz(例如，如图5所示的312MHz)的信 号速率到GHz范围中例如1GHz、10GHz或100GHz的调制RF频 率(RF=射频)的AM(AM=幅度调制器)和PM(PM=相位调制器)信号的 插值。

同步先进先出存储装置108的所需深度可取决于同步脉 冲118_n(或者重载信号)的最大定时抖动。同步脉冲118_n(或者重载 信号)的定时抖动可取决于调制数据以及第二(或者高频)时钟域116中 的时钟数量的序列(或者数控振荡器107的重载计数序列)。由此，必 须确保不会同时对先进先出存储装置108的同一存储单元(存储器位 置)进行访问。因此，先进先出存储装置108可具有至少四个存储单元 (或者寄存器)的深度。一个存储单元(或者寄存器)用于写访问，一个存 储单元(或者寄存器)用于读访问，以及在读地址之前和之后的一个存 储单元(或者寄存器)用作对同一存储单元(或者寄存器)的意外读和/ 或写访问的保护。

图6示出按照本发明的一个实施例的先进先出存储装置 108的存储器布局的框图。先进先出存储装置108包括多个存储单元 140_0至140_3，其中先进先出存储装置108配置成将输入数据值120 接收到由写指针值142所指示的多个存储单元140_0至140_3中的一 个存储单元(例如140_0)中，并且其中先进先出存储装置108配置成 从由读指针值144所指示的多个存储单元140_0至140_3中的另一存 储单元(例如140_2)提供输出数据值122。

如图6所示，先进先出存储装置108的填充水平可在加 /减一个存储单元(例如140_1至140_3)的范围146中改变。换言之， 由读指针值144所指示的读地址的变化(相对于由写指针值142所指示 的写地址)因同步脉冲118_n(或者重载信号)的定时抖动而可在加/减 一个存储单元(例如140_1至140_3)的范围中改变。由此，能够避免 先进先出存储装置108的超限或欠载运行，并且因此能够提供第一(或 者低频)时钟域102与第二(或者高频)时钟域104之间具有几乎恒定延 时的数据切换。

在一些实施例中，先进先出存储装置108因两个保护存 储单元(存储器地址)的必要性而可具有至少四(存储单元)的深度。由 此，先进先出存储装置108的平均填充水平将为二。因此，由同步先 进先出存储装置108所引入的延迟(或者延时)平均将为第一(或者低频) 时钟域102的两个时钟周期。

图7示出图4所示的用于同步第一(或者低频)时钟域102 与第二(或者高频)时钟域104之间的数据切换的设备100的框图，其 中计算器106还包括一控制器150。换言之，图7示出具有向数控振 荡器107的填充水平反馈的、完整的基于先进先出存储装置108的分 数取样率转换器的结构。

在一个实施例中，控制器150配置成调节同步脉冲周期 时长信息116，以便将填充水平信息124带向一预定目标填充水平信 息。例如，同步脉冲周期时长信息116表示第二(或者高频)时钟域116 中的时钟的数量，而控制器150配置成调节第二(或者高频)时钟域116 中的时钟的数量，使得先进先出存储装置108的填充水平保持在一预 定区域内，由此提供具有几乎恒定延时的数据切换。

此外，在一个实施例中，计算器106配置成将控制器150 的输出值152与描述第二(或者高频)时钟域104的时钟频率与第一(或 者低频)时钟域102的时钟频率之间的频比的一频比值154相结合，以 便得到同步脉冲周期时长信息116。换言之，控制器152配置成校正 描述第二(或者高频)时钟域104的频率与第一(或者低频)时钟域102 的频率之间的比率的频比值154，该频比值被馈送到数控振荡器107 中。由此频比值154能够包括一整数和/或一分数部分。

例如，能够通过借助于第一加法器156将控制器150的 输出值152与频比值154相加，来增加或减少馈送到数控振荡器107 中的频比值154。另外，描述调制数据的调制数据值160能够通过第 二加法器162与馈送到数控振荡器107中的频比值154相加。此外， 第二加法器162能够耦合到复用器164的一输出，该复用器164配置 成在其输出端，基于二进制控制信号，提供存在于其第一输入端的调 制数据值160或者存在于其第二输入端的一参考值(例如零)。

另外，计算器106能够包括一反馈控制环170。反馈控 制环170能够包括控制器150、第一加法器172、先进先出存储装置 108的预期填充水平的输入174以及填充水平信息124的输入176。 将存在于输入端176的填充水平信息124从存在于输入端174的预期 填充水平信息中减去，并且通过第一加法器172馈送到控制器150中。

先进先出存储装置108的填充水平由用于生成同步脉冲 118_n(重载信号)的高频时钟域116中的时钟的数量(计数值)来控制。 高频时钟域116中的时钟的数量(计数值)在数控振荡器107中生成， 数控振荡器107以第一(或者低频)时钟域102的时钟来计时，或者换 言之，其以低频时钟工作。因此，对第一(或者低频)时钟域102的填 充水平信息124反馈是必要的。先进先出存储装置108的实际填充水 平在反馈控制器150中处理，反馈控制器150能够在数控振荡器107 中实现，并且暂时校正频比值154，以便建立先进先出存储装置108 的预期填充水平。在常规操作中，填充水平的反馈控制环170仅在频 比(f_high/f_low)被干扰时才是活动的。有可能停用控制环170或者定义填 充水平信息124(或者反馈值)的深度区，其中没有控制动作发生。这 将使反馈控制器150的交互减为最小。

图8示出按照本发明的一个实施例的、先进先出存储装 置108、重载计数器111和填充水平信息提供器112的框图。换言之， 图8示出先进先出存储装置108和重载信号118_n生成的一种可能实 现。

先进先出存储装置108包括多个存储单元140_0至 140_3，其中先进先出存储装置108配置成将输入数据值120接收或 收取到由写指针值142所指示的多个存储单元140_0至140_3中的存 储单元中，并且其中先进先出存储装置108配置成从由读指针值144 所指示的多个存储单元140_0至140_3中的另一存储单元提供输出数 据值122。在图8的示例中，先进先出存储装置108包括四个存储单 元140_0至140_3。当然，先进先出存储装置108能够包括多于四个 存储单元。

如图8所示，在一些实施例中，输入数据值120能够包 括一输入重载值120_1和一输入增量值120_2。在那种情况下，第一 数据处理器126(数据源)配置成处理输入信息130，使得输入重载值 120_1和输入增量值120_2与第一(或者低频)时钟域同步地被提供给 先进先出存储装置108。先进先出存储装置108能够配置成(例如在第 一(或者低频)时钟域102的一个时钟周期中)接收输入重载值120_1， 输入增量值120_2和同步脉冲周期时长信息116，以及与第二(或者高 频)时钟域104同步地并且响应当前同步脉冲118_n(n=1)而提供输出 重载值122_1、输出增量值122_2和同步脉冲周期时长信息116。此 外，第二数据处理器128(数据宿)配置成与第二(或者高频)时钟域104 同步地并且响应当前同步脉冲118_n(n=1)而从先进先出存储装置108 接收输出重载值122_1和输出增量值122_2，并且处理输出重载值 122_1和输出增量值122_2，使得与第二(或者高频)时钟域同步地提供 输出信息132。

例如，第二数据处理器128(数据宿)能够包括一积分器， 其配置成响应当前同步脉冲118_n(n=1)(或者重载信号)而提供输出重 载值122_1作为输出信息132，并且在第二(或者高频)时钟域104的 各后续时钟使前一输出信息递增输出增量值122_2。

如图8所示，在一些实施例中，写指针值142能够由以 第一(或者低频)时钟域102的时钟clk_low来计时的第一格雷计数器180 生成。第一格雷计数器180能够配置成与第一(或者低频)时钟域102 同步地计数，并且提供一格雷编码计数器读数作为写指针值142。例 如，当先进先出存储装置108包括四个存储单元时，第一格雷计数器 180配置成与第一(或者低频)时钟域102同步地、使用格雷码从零至 三计数，并且在从零计数到三之后重新开始计数。

此外，在一个实施例中的第一格雷计数器180包括一写 使能信号180的输入，其中第一格雷计数器180配置成基于写使能信 号180、与第一(或者低频)时钟域102同步地计数。此外，第一格雷 计数器180能够具有一重置信号182的输入，其中第一格雷计数器180 配置成根据重置信号182将其计数器读数重置成初始值。

在一个实施例中，第一格雷计数器180的输出耦合到解 复用器184，该解复用器配置成基于存在于其输入端的写指针值142 来激活其输出端的多个信号线186_0至186_3其中之一。由此，多个 信号线186_0至186_3中的各信号线耦合到先进先出存储装置108的 多个存储单元140_0至140_3中的一个存储单元。此外，各信号线 186_0至186_3通过一或模块188耦合到多个存储单元140_0至140_3 的对应存储单元，使得对应信号线186_0至186_3基于耦合到该或模 块188的写使能信号180来被激活。

先进先出存储装置108能够包括第二格雷计数器190。 第二格雷计数器190的输出耦合到复用器200，复用器200配置成， 基于存在于其控制端的读指针值144，在其输出提供在先进先出存储 装置108的多个存储单元140_0至140_3中的一个存储单元中存储的 输出重载值120_1、输出增量值122_2和同步脉冲周期时长信息116。

设备100能够包括一计数器202，其以第二(或者高频) 时钟域的时钟clk_high来计时，以及配置成对第二(或者高频)时钟域104 中的时钟进行计数，并且提供一计数器读数204。由此，同步脉冲发 生器110配置成基于计数器读数204来生成后续生成脉冲118_n(n=2)， 使得后续同步脉冲118_n(n=2)位于由第二时钟域中的时钟的数量所描 述的时间位置，该时间位置由同步脉冲周期时长信息116来表示，其 中计数器读数204响应后续同步脉冲118_n(n=2)的生成而被设置成初 始值。

此外，在一个实施例中，设备100配置成响应当前同步 脉冲118_n(n=1)而将计数器读数204设置成第二(或者高频)时钟域 104中的时钟数量，该时钟数量由同步时钟周期时长信息116来表示， 并且设备100配置成与第二(或者高频)时钟域104的时钟同步地从所 设置计数器读数对计数器读数204进行倒计数。由此，同步脉冲发生 器110配置成将计数器读数204与预定义数值进行比较，并且在预定 义数值等于计数器读数204时生成后续同步脉冲118_n(n=2)。

例如，计数器202能够包括一复用器204、一寄存器206 和一加法器208。注意，计数器202的上述模块以第二(或者高频)时 钟域104的时钟clk_high来计时。

用于对计数器读数204进行取样的寄存器206的一输出 能够耦合到加法器208。加法器208能够配置成将一预定义值、例如 一，与取样计数器读数相加。加法器208的一输出以及第二(或者高频) 时钟域116中的时钟的数量的输入210耦合到复用器204的输入端。 复用器204配置成响应同步脉冲118_n而在其输出端提供第二(或者高 频)时钟域116的时钟的数量，否则提供递增的计数器读数。复用器 204的输出与第二(或者高频)时钟域104同步地耦合到用于对计数器 读数205进行取样的寄存器206的一输入端。

在一个实施例中，同步脉冲发生器110包括一比较器 210，其配置成将计数器读数205与预定义数值进行比较，并且在预 定义数值等于计数器读数204时生成后续同步脉冲118_n(n=2)。备选 地，同步脉冲发生器110能够包括一比较器210和一寄存器212。在 那种情况下，比较器210配置成将计数器读数204与预定义数值(例如 零)进行比较，并且在预定义数值等于计数器读数204时生成后续同步 脉冲118_n(n=2)，其中寄存器212配置成使后续同步脉冲118_n(n=2) 延迟一个高频时钟周期。

如图8的实施例中所示，同步脉冲发生器110和计数器 202在重载计数器111中实现。另外，重载计数器111包括用于对重 置信号216进行取样的一寄存器214以及一或模块218。寄存器214 的一输出端耦合到第二格雷计数器190的一重置输入端194以及或模 块218的一输入端。或模块218的第二输入端耦合到同步脉冲发生器 110的寄存器212的输出端。或模块218的输出端耦合到计数器202 的复用器204的一控制端，使得计数器202的复用器204配置成响应 同步脉冲118_n或者响应由重载计数器111的寄存器214所取样的重 置信号216而在其输出端提供第二(或者高频)时钟域116中的时钟的 数量。

图9示出根据本发明的一个实施例的填充水平信息提供 器112的框图。或者换言之，图9示出先进先出存储装置108填充水 平检测器的实现。

填充水平信息提供器112能够包括用于对写指针值142 进行取样的第一寄存器230以及用于对读指针值144进行取样的第二 寄存器232。由此，在这种实施例中的填充水平信息提供器112配置 成组合取样写指针值234和取样读指针值236，以便得到描述先进先 出存储装置108的填充水平的填充水平值238，并且提供填充水平信 息124，使得填充水平信息表示填充水平值238。

备选地，填充水平信息提供器112包括：第一同步单元 238，其具有第一寄存器230和第三寄存器240；以及第二同步单元 242，其具有第二寄存器232和第四寄存器244。第一同步单元238的 第一和第三寄存器230、240以及第二同步单元242的第二和第四寄 存器232、244以第一(或者低频)时钟域102的时钟来计时。在那种情 况下，第二同步单元242配置成将读指针值144从第二(或者高频)时 钟域104同步到第一(或者低频)时钟域102中，由此使读指针值144 延迟第一(或者低频)时钟域102的两个时钟周期。第一同步单元238 能够使写指针值142也延迟第一(或者低频)时钟域102的两个时钟周 期。

此外，在一个实施例中，填充水平信息提供器112包括 第一格雷-二进制转换器246和第二格雷－二进制转换器248。第一格 雷-二进制转换器246配置成将取样格雷编码写指针值234转换为二进 制编码写指针值250，而第二格雷－二进制转换器248配置成将取样 格雷编码读指针值236转换为二进制编码读指针值252。

二进制编码写指针值250和二进制编码读指针值252的 宽度取决于先进先出存储装置108的存储单元的数量。在具有四个存 储单元140_0至140_3的先进先出存储装置108的情况下，二进制编 码写指针值250和二进制编码读指针值252能够具有二比特的宽度。

此外，二进制编码读指针值252能够通过加法器254从 二进制编码写指针值250中减去，由此在加法器254的输出端提供填 充水平值238。填充水平值238也能够具有二比特的宽度。

此外，填充水平信息提供器112还能够配置成对于多个 填充水平值238求和或者求平均，以便得到描述先进先出存储装置108 的平均填充水平的合计或者平均填充水平值276，并且提供填充水平 信息，使得填充水平信息表示合计或平均填充水平值276。

例如，如图9所示，能够对四个连续填充水平值238求 平均，以便简化填充水平信息124同步到第一(或者低频)时钟域102 中。这个求平均足以跟踪先进先出存储装置108的填充水平，因为与 先进先出存储装置108的读/写速率相比，(一般来说)频率偏差较小。 因此，填充水平将不会迅速发生变化。

为了对多个填充水平值238求和，填充水平信息提供器 112还能够包括第五寄存器260、第六寄存器262、第七寄存器264、 第二加法器266、一复用器268和一计数器270。计数器270、例如2 比特计数器，能够配置成与第一(或者低频)时钟域的时钟同步地进行 计数，并且提供描述当前计数器读数的计数器读数值272。此外，计 数器270配置成在计数器读数等于预定义数值(例如四)时提供一控制 信号174。第五寄存器260配置成与第一(或者低频)时钟域102的时 钟同步地对存在于其输入端的填充水平值238(例如具有二比特宽度) 进行取样。此外，第五寄存器260的一输出端耦合到复用器268的第 一输入端以及加法器266的第一输入端，其中复用器268的第二输入 端耦合到加法器266的一输出端。由此，加法器266配置成将存在于 其第二输入端的填充水平值的先前总和278与第五寄存器260所取样 的填充水平值238相加，以便得到填充水平值的当前总和。复用器268 配置成，基于控制信号274，在其输出端提供作为填充水平值当前总 和的填充水平值238或者由加法器所提供的填充水平值的当前总和。 复用器268的输出端耦合到第六寄存器262的输入端，第六寄存器262 配置成与第一(或者低频)时钟域102的时钟同步地对填充水平值的当 前总和(例如具有四比特宽度)进行取样。第六寄存器262的一输出端 耦合到第七寄存器264的输入端以及加法器266的第二输入端。第七 寄存器264配置成与第一(或者低频)时钟域102的时钟同步地并且响 应由计数器270所提供的控制信号274而对存在于其输入的填充水平 值278的当前总和再取样，并且提供填充水平值的再取样的当前总和 作为合计填充水平值276。由计数器270所提供的合计填充水平值276 和计数器读数值272通过反馈通路114反馈给计算器106作为填充水 平信息124。注意，以上所述和图9所示的模块能够以第一(或者低频) 时钟域102的时钟来计时。

图10示出按照本发明的一个实施例、用于同步第一时 钟域与第二时钟域之间的数据切换的方法的流程图。虽然以下描述将 该方法描述为一系列步骤，但是各种步骤可按照不同顺序执行或者与 另一步骤并行地执行。另外，并非所有步骤可能是实现本发明所必需 的。在第一步骤300，在第一时钟域中提供一同步脉冲周期时长信息， 该信息描述同步脉冲在第二时钟域的时钟处的一时间位置。在第二步 骤302，采用一先进先出存储装置，与第一时钟域同步地接收一输入 数据值，并且与第二时钟域同步地并且响应一当前同步脉冲而提供一 输出数据值。在第三步骤304，同步脉冲在第二时钟域中生成，使得 同步脉冲位于由同步脉冲周期时长信息所描述的时间位置。在第四步 骤306，在第二时钟域中提供描述先进先出存储装置的填充水平的一 填充水平信息。在第五步骤308，向第一时钟域反馈该填充水平信息， 以便基于该填充水平信息来调整同步脉冲周期时长信息。

在一些实施例中，能够提供同步脉冲周期时长信息，使 得同步脉冲周期时长信息以编码数值的形式来表示第二时钟域中的 时钟的数量。

此外，用于同步第一时钟域与第二时钟域之间的数据切 换的方法还可包括对第二时钟域中的时钟进行计数并且提供计数器 读数的步骤，其中同步脉冲基于计数器读数来生成，使得同步脉冲的 时间位置基于同步脉冲周期时长信息来调整，并且其中计数器读数响 应同步脉冲的生成而被设置成初始值。

另外，用于同步第一时钟域与第二时钟域之间的数据切 换的方法还可包括下列步骤：处理输入信息，使得与第一时钟域同步 地为先进先出存储装置提供输入数据值；与第二时钟域同步地并且响 应同步脉冲而从先进先出存储装置接收输出数据值；以及处理输出数 据值，使得与第二时钟域同步地提供输出信息。

本发明的其它实施例提供一种用于同步第一时钟域与 第二时钟域之间的数据切换的设备。该设备包括一用于计算的部件、 一用于先进先出存储的部件、一用于生成同步脉冲的部件以及一用于 提供填充水平信息的部件。用于计算的部件以第一时钟域的时钟来计 时，以及配置成提供一同步脉冲周期时长信息，该信息描述同步脉冲 在第二时钟域的时钟处的一时间位置。用于先进先出存储的部件配置 成与第一时钟域同步地接收输入数据值，并且与第二时钟域同步地并 且响应当前同步脉冲而提供输出数据值。用于生成同步脉冲的部件以 第二时钟域的时钟来计时，以及配置成生成后续同步脉冲，使得后续 同步脉冲位于由同步脉冲周期时长信息所描述的时间位置。用于提供 填充水平信息的部件配置成提供描述先进先出存储装置的填充水平 的一填充水平信息。用于反馈的部件配置成向计算器反馈该填充水平 信息。由此，用于计算的部件配置成基于该填充水平信息来调整同步 脉冲周期时长信息。

图11示出按照本公开的一个方面、用于同步第一时钟 域与第二时钟域之间的数据切换的设备的示意框图。

设备1100配置成同步第一时钟域1102与第二时钟域 1104之间的数据切换。设备1100包括一计算器1106(其可等效于计算 器106)、一先进先出存储装置1108(其可等效于先进先出存储装置 108)、一同步脉冲发生器1110(其可等效于同步脉冲发生器110)、一 填充水平信息提供器1112(其可等效于填充水平信息提供器112)以及 一反馈通路1114(其可等效于反馈通路114)。此外，设备1100还包括 一相位信息提供器1115。

设备1100配置成接收一输入数据值1120(或者一输入数 据值的序列1120)，并且提供一输出数据值1122(或者一输出数据值的 序列1122)。此外，设备1100接收第一时钟信号clk1和第二时钟信号 clk2。

先进先出存储器1108接收输入数据值1120，其中第一 时钟信号clk1例如可确定输入数据值1120被输入到先进先出存储器 中的定时。此外，第二时钟信号clk2例如可与一同步脉冲相结合来确 定从先进先出存储器1108中读出输出数据值1122的定时。

同步脉冲发生器1110(其通常基于第二时钟信号clk2来 工作)配置成提供一同步脉冲，该同步脉冲确定从先进先出存储器 1108中读出输出数据值1122的时间，或者确定由先进先出存储器 1108所提供的输出数据值1122被接收到基于第二时钟信号clk2来工 作的电路中的时间。同步脉冲发生器1110从计算器1106接收同步脉 冲周期时长信息1116，该信息可被认为是一有效字。同步脉冲周期时 长信息1116例如可描述后续输出数据值1122被从先进先出存储器 1108接收到一基于第二时钟信号clk2来工作的电路中的时间之间的 时间间隔。相应地，同步脉冲周期时长信息1116携带与存储在先进 先出存储器中的数据字(或者多个数据字)的有效性时间有关的信息。 例如，同步脉冲周期时长信息1116可以是使得一有效性字描述至少 一个数据字的一有效性时间，其中先进先出存储器1108的各地址与 至少一个数据字关联。相应地，在(同步脉冲周期时长信息的)一有效 性数据字与存储在先进先出存储器1108中的一个或多个数据字之间 可能存在关联。

计算器1106例如可使用多个输入信息项来确定同步脉 冲周期时长信息1116(即，有效性字)。例如，计算器1106可从填充 水平信息提供器1112接收一填充水平信息1114，其中填充水平信息 1114描述先进先出存储器1108的填充水平。相应地，计算器1106(其 优选地基于第一时钟信号clk1来工作)提供同步脉冲周期时长信息， 使得先进先出存储器1108的填充水平保持在预定范围之内或者被引 向目标填充水平值。此外，计算器1106可配置成从相位信息提供器 1115接收一相位信息1117，其中相位信息1117例如可描述同步脉冲 发生器1110所提供的同步脉冲1127与第一时钟信号clk1(即，第一时 钟域1102的时钟)之间的相位关系。换言之，相位信息1117可从相位 信息提供器1115反馈给计算器1106，以及计算器1106可配置成基于 由反馈通路所提供的相位信息1117来调整同步脉冲周期时长信息(其 可被认为是一同步脉冲定时信息)。

相应地，计算器1106可考虑先进先出存储器1108的填 充水平以及同步脉冲1127与第一时钟信号clk1之间的相位关系两者， 以便提供同步脉冲周期时长信息1116。因此，输出数据值从先进先出 存储器1118被接收到第二时钟域1104的电路的时间之间的时间间隔 (即，数据值的有效性时间)被适配或者被动态调整(按照反馈方式)，以 保持先进先出存储器1108的预期填充水平，并且得到同步脉冲信号 1127(其例如可触发从先进先出存储器1108到一基于第二时钟信号 clk2工作的电路的、一输出数据值1122的接收)与第一时钟信号clk1 之间的预期相位关系。

按照本公开的一个方面，同步脉冲发生器1110可有效 地应用以提供相位信息1117。例如，相位信息1117可基于(或者等于) 由同步脉冲发生器1110的一计数器在第一时钟信号clk1的边沿的时 间(或者在边沿所确定的时间)所达到的一计数值。此外，周期性(例如， 在由计数器达到某个最小计数值或者最大计数值时应用于计数器的 重载值)可通过同步脉冲周期时长信息来确定。

因此，设备1100可实现第一时钟域1102与第二时钟域 1104之间的同步，使得避免先进先出存储器1108的下溢或上溢，并 且使得同步脉冲1127的定时良好适合于第一时钟信号clk1的定时， 以使得例如避免建立和保持时间违例等。

在这里应当注意，电路1100的功能当然可在大范围内 修改。例如，在一些实施例中，数据传递也可从第二时钟域到第一时 钟域发生。备选地，双向数据流也是可能的。

此外，本文中针对其它实施例所述的概念当然可在设备 1100中实现。

另外，只要实现一种没有先进先出存储器1108的下溢 或上溢以及没有任何其它定时违例的适当定时，生成填充水平信息 1114和相位信息1117的不同概念就可使用。

同步脉冲周期时长信息，其可被认为是有效性字，可按 照不同方式与先进先出缓冲器的一个或多个数据字关联。例如，在一 些实现中，同步脉冲周期时长信息可存储在先进先出存储器1108中。 但是，备选地，同步脉冲周期时长信息可与先进先出存储器1108分 离地在第一时钟域与第二时钟域之间交换，然而，其中，优选的是具 有先进先出缓冲器1108的存储器地址与对应同步脉冲周期时长信息 1116之间的关联。

虽然在设备的上下文中描述了某些方面，但是很明显， 这些方面也表示对应方法的描述，其中模块或装置对应于方法步骤或 方法步骤的特征。类似地，在方法步骤的上下文中所述的方面也表示 对应设备的对应模块或项或特征的描述。方法步骤的部分或全部可由 (或者使用)例如微处理器、可编程计算机或电子电路等的硬件设备来 执行。在一些实施例中，最重要的方法步骤的某个步骤或更多可由这 种设备来执行。

取决于某些实现要求，本发明的实施例能够通过硬件或 通过软件来实现。该实现能够使用数字存储介质来执行，例如其上存 储了电子可读控制信号的软盘、DVD、蓝光、CD、ROM、PROM、 EPROM、EEPROM或FLASH存储器，它们与可编程计算机系统协作 (或者能够进行协作)，使得相应方法得到执行。因此，数字存储介质 可以是计算机可读的。

按照本发明的一些实施例包括具有电子可读控制信号 的数据载体，电子可读控制信号能够与可编程计算机系统协作，使得 本文所述的方法之一得到执行。

一般来说，本发明的实施例能够实现为具有程序代码的 计算机程序产品，当计算机程序产品运行于计算机时，程序代码可操 作用于执行这些方法之一。程序代码例如可存储在机器可读载体上。

其它实施例包括存储在机器可读载体上、用于执行本文 所述方法之一的计算机程序。

换言之，本发明方法的一个实施例因此是具有程序代码 的计算机程序，当计算机程序运行于计算机时，程序代码用于执行本 文所述方法之一。

本发明方法的另一实施例因此是数据载体(或数字存储 介质或者计算机可读介质)，该数据载体包括其上记录的用于执行本文 所述方法之一的计算机程序。数据载体、数字存储介质或记录介质通 常是有形和/或非暂时的。

本发明方法的另一实施例因此是表示用于执行本文所 述方法之一的计算机程序的数据流或信号序列。数据流或信号序列例 如可配置成经由数据通信连接、例如经由因特网来传递。

另一实施例包括一处理部件，例如一计算机或一可编程 逻辑装置，其配置成或适合于执行本文所述方法之一。

另一实施例包括一计算机，其上安装了用于执行本文所 述方法之一的计算机程序。

按照本发明的另一实施例包括配置成向接收器(例如电 子或光学地)传递用于执行本文所述方法之一的计算机程序的设备或 系统。接收器例如可以是一计算机、一移动装置、一存储器装置等。 该设备或系统例如可包括用于将计算机程序传递给接收器的文件服 务器。

在一些实施例中，可编程逻辑装置(例如现场可编程门阵 列)可用于执行本文所述方法的部分或全部功能。在一些实施例中，现 场可编程门阵列可与微处理器协作，以便执行本文所述方法之一。一 般来说，这些方法优选地由任何硬件设备来执行。

上述实施例只是说明本发明的原理。应理解，本文所述 的布置和细节的修改及变形对于本领域的技术人员而言将是显而易 见的。因此意在仅受到（该待决）专利权利要求的范围限制，而不受 通过本文的实施例的描述和说明所呈现的具体细节限制。