输出驱动器以及使用所述输出驱动器的数据输出驱动电路

摘要

提供一种输出驱动器以及使用所述输出驱动器的数据输出驱动电路。所述输出驱动器包括：上拉驱动器和下拉驱动器，其中，上拉驱动器包括以三阶或更多阶的堆栈结构在高压和输出节点之间连接的至少三个上拉晶体管，下拉驱动器包括以三阶或更多阶的堆栈结构在接地节点和输出节点之间连接的至少三个下拉晶体管。

说明书

本申请要求于2012年6月27日提交的第10-2012-0069125号韩国专利 申请的优先权，该申请的全部内容通过引用包含于此。

技术领域

在此的发明构思涉及一种半导体装置的驱动电路，更具体地讲，涉及一 种输出驱动器和使用所述输出驱动器的数据输出驱动电路。

背景技术

在最近的半导体芯片中，通常使用要求低电源电压和高速度操作的高速 接口IP。作为在芯片中构成操作电路的装置，具有针对1.8V的操作的介质 栅极氧化膜的CMOSFET比具有针对3.3V的厚栅极氧化膜的CMOSFET更经常被 使用。

然而，输入/输出电路仍然需要支持要求1.8V至3.3V的接口电压的应用。 当施加3.3V电压时，通过具有针对1.8V的操作的介质栅极氧化膜的CMOSFET 制造的输入/输出电路由于装置的破坏而难以进行操作。

使用低压晶体管制造的用于高压的通用输入/输出（GPIO）电路可能面临 以下问题中的至少一个：由于过压引起的晶体管装置的可靠性下降；静态功 耗的增加；操作速度的下降和宽范围性能的限制。即，GPIO难以可靠并迅速 地支持移动领域或高速应用领域。

发明内容

本总体发明构思提供一种具有可通过高压和宽范围电压操作使用的一个 或多个晶体管的驱动器以及具有所述驱动器的输出电路装置。

本发明的另外方面和效用将在下面的描述中部分地阐明，并且从描述中 部分是明显的，或者可通过本总体发明构思的实施可以被理解。

本发明构思的实施例的提供一种输出驱动器。所述输出驱动器可包括： 在电压供应节点和输出节点之间通过共源共栅结构连接的第一传导型的第 一、第二和第三晶体管的上拉驱动器以及在接地节点和输出节点之间通过共 源共栅结构连接的第二传导型的第一、第二和第三晶体管。

本发明构思的实施例还提供一种数据输出驱动电路。所述数据输出驱动 电路可包括：参考电压产生器，用于在不依据外部控制的情况下自治地将监 控高压的电压和与电源电压进行比较，以不同地产生参考电压作为偏压；电 平转换器，用于将输入数据转换到高压的摆动电平，以将转换的输入数据输 出为上拉驱动控制电压；动态栅极控制单元，用于接收高压和参考电压作为 操作电源，并响应于输出节点电压的电压电平、上拉驱动控制电压的电压电 平和输入数据的电压电平，产生上拉栅极控制电压和下拉栅极控制电压；具 有上拉驱动器和下拉驱动器的输出驱动器，其中，在上拉驱动器中，第一传 导型的第一、第二和第三晶体管在电压供应节点和输出节点之间通过共源共 栅结构被连接；在下拉驱动器中，第二传导型的第一、第二和第三晶体管在 接地节点和输出节点之间通过共源共栅结构被连接；输出驱动器的驱动操作 由动态栅极控制单元来控制。

本发明构思的实施例还提供一种电平转换器。所述电平转换器可包括： 通过偏压单元彼此连接的上拉单元和下拉单元；加速单元，增加通过第一门 控节点施加的输入数据的电平转换操作速度；连接在加速单元和上拉单元之 间的数据争用防止单元，用于通过在下拉单元中的下拉晶体管进行操作之前 截止上拉单元中的上拉晶体管来防止输出上拉驱动控制电压的输出端的数据 争用；连接在偏压单元和下拉单元之间的热载流子注入防止单元，用于防止 热载流子注入到下拉单元中的下拉晶体管。

本发明构思的实施例还提供一种控制输出驱动器的方法。所述方法可包 括：形成作为输出驱动器的上拉驱动器和下拉驱动器，其中，在所述上拉驱 动器中，第一传导型的第一、第二和第三晶体管以共源共栅结构在高于电源 电压的高压供应节点和输出节点之间连接，在所述下拉驱动器中，第二传导 型的第一、第二和第三晶体管以共源共栅结构在接地节点和输出节点之间连 接；当依据输入数据上拉上拉驱动器时，控制第一传导型的第一、第二和第 三晶体管中的每个晶体管的漏极和源极之间的电压差在电源电压的电平以 下；当依据输入数据下拉下拉驱动器时，控制第二传导型的第一、第二和第 三晶体管中的每个晶体管的漏极和源极之间的电压差在电源电压的电平以 下。

本总体发明构思的上述和/或其他特征以及效用可通过一种输出驱动器 来实现，所述输出驱动器包括：上拉驱动器，包括：在电压供应节点和板的 输出节点之间连接的三个或更多个第一类型晶体管；下拉驱动器，包括：在 板的输出节点和接地电位节点之间连接的三个或更多个第二类型晶体管。输 出电压可根据上拉驱动器和下拉驱动器的交替操作通过板的输出节点被输 出。

三个或更多个第一类型晶体管和三个或更多个第二类型晶体管可分别以 低于电压供应节点的电压和输出节点的电压之间的差的操作电压和低于输出 节点的电压和接地节点的电压之间的差的操作电压处于能够操作的状态。

上拉驱动器和下拉驱动器可选择性地将输出电压输出到板的输出节点； 输出电压可具有与电压供应节点的电压相同的电压范围。

上拉驱动器和下拉驱动器可选择性地以电压供应节点的高压处于能够操 作的状态，并且三个或更多个第一类型的晶体管和三个或更多个第二类型的 晶体管可以以低于电压供应节点的高压的一半的低压处于能够操作的状态。

上拉驱动器和下拉驱动器可根据输入数据和电压供应节点的电压的电平 选择性地处于能够操作的状态。

上拉驱动器的所述三个或更多个第一类型的晶体管可具有用于依次接收 相应的栅极信号的栅极，以便上拉驱动器响应于电压供应节点的电压和输出 节点的电压之间的差处于能够操作的状态。下拉驱动器的所述三个或更多个 第二类型的晶体管可具有用于依次接收相应的栅极信号的栅极，以便下拉驱 动器响应于输出节点的电压和接地节点的电压之间的差处于能够操作的状 态。

电压供应节点和输出节点之间的上拉驱动器的电压的上拉电压范围可与 输出节点和接地节点之间的下拉驱动器的电压的下拉电压范围相同。将被施 加到每个晶体管的电压的电压范围可小于上拉电压范围和下拉电压范围。

晶体管具有小于电压供应节点的电压的操作电压。上拉驱动器和下拉驱 动器中的每个驱动器的三个或多个晶体管的数量可以是至少二和与操作电压 和电压供应节点的电压的比相应的数之和。

本发明构思的上述和/或其他特征以及效用可通过提供电子系统来实现， 所述电子系统包括：输出驱动器控制单元，用于响应于输入数据和电压供应 节点的电压，依次产生上拉栅极信号和下拉栅极信号；包括上拉驱动器和下 拉驱动器的输出驱动器，其中，上拉驱动器包括根据连续的上拉栅极信号能 够进行操作的在电压供应节点和板的输出节点之间串联连接的三个或更多个 第一类型晶体管，以将输出电压输出到板的输出节点；下拉驱动器包括根据 连续的下拉栅极信号能够进行操作的在板的输出节点和接地节点之间串联连 接的三个或更多个第二类型晶体管，以将输出电压输出到板的输出节点。

所述系统还可包括连接到板的输出节点的功能电路，用于根据板的输出 节点的输出电压执行所述功能电路的功能。输出节点的输出电压和电压供应 节点的电压可具有最大电压范围，并且施加到各个晶体管的电压可具有低于 最大电压范围的一半的电压范围。

附图说明

通过下面结合附图对实施例的描述，本总体发明构思的这些和/或其它特 征和效用将变得清楚并更易于理解，其中：

图1是示出简单的两阶下拉驱动器的下拉操作的示图。

图2是示出根据本发明构思的实施例的输出驱动器的电路图。

图3是根据本发明构思的实施例的图2的输出驱动器的操作波形。

图4是根据本发明构思的实施例的图2的输出驱动器的操作波形。

图5是示出根据本总体发明构思的实施例的使用图2的输出驱动器的输 出驱动电路的示图。

图6是示出根据本总体发明构思的实施例的图5的电平转换器的电路图。

图7是示出根据本总体发明构思的实施例的图5的电压产生器的电路图。

图8是示出根据本总体发明构思的实施例的图5的动态栅极控制单元的 电路图。

图9是根据本总体发明构思的实施例的图5的数据输出驱动电路的操作 波形。

图10是示出根据本总体发明构思的实施例的使用图5的数据输出驱动电 路的数据处理系统的框图。

图11是示出根据本总体发明构思的实施例的图10的数据处理系统的芯 片布局结构的示图。

图12是被施加到图11的电源板的电压波形的示例。

图13是根据本总体发明构思的实施例的使用图5的数据输出驱动电路的 半导体存储器装置的框图。

图14是示出根据本总体发明构思的实施例的使用图5的数据输出驱动电 路的电子系统的框图。

具体实施方式

将参照附图更充分地描述本发明构思的实施例，其中，在附图中示出本 发明的实施例。然而，本发明可以以许多不同形式被实现，而不应该被解释 为限于在此阐述的实施例。相反，这些实施例被提供以使此公开是彻底和完 整的，并将向本领域的技术人员充分传达本发明构思的范围。在附图中，为 了清楚，可夸大层和区域的尺寸和相对尺寸。相同标号始终表示相同元件。

图1是示出简单的两阶下拉驱动器2的下拉操作的示图。参照图1，由 两阶堆栈结构构成的下拉驱动器2可设置在输出板和地面之间。

下拉驱输出板驱动器2的漏极包括：第一N型MOS晶体管NM1，具有连 接到输出板的漏极和用于接收偏压的栅极；第二N型MOS晶体管NM2，具有 分别连接到第一N型MOS晶体管NM1和地面的漏极和源极以及用于接收下拉 驱动电压G3的栅极。

如果第一N型MOS晶体管NM1和第二N型MOS晶体管NM2被制造为将在 低压操作中使用的装置，则因为可靠性下降所以难以将晶体管NM1和NM2应 用于高压操作。在晶体管NM1和NM2被制造为具有针对1.8V操作的介质栅极 氧化膜的情况下，当在高压操作中施加高压（例如，3.3V的电压）时，晶体 管NM1和NM2的操作可靠性会由于热载流子注入（HCI）特性的脆弱性而严重 下降。

在图1的曲线图4中，水平轴表示时间，垂直轴表示电压。参照曲线图 图4，当下拉操作在高压操作（例如，在3.3V的操作）中开始时，第一N型 MOS晶体管NM1的漏极和源极之间的电压Vds可具有电压差W。在曲线图图4 中，G1指示下拉驱动器2的输出板的电压，G2指示第一N型MOS晶体管NM1 的源极的电压。G3指示施加到第二N型MOS晶体管NM2的栅极的电压。

在3.3V的操作中，如果正被施加到第二N型MOS晶体管NM2的栅极的下 拉驱动电压G3从OV向1.8V上升，则第二N型MOS晶体管NM2导通。此时， G2的电压电平的下降速度比G1的电压电平的下降速度块。这是因为连接到 输出板的第一N型MOS晶体管NM1的负载大于第二N型MOS晶体管NM2的负 载。因此，在开始下拉操作时由电压差W来表示第一N型MOS晶体管NM1的 漏极和源极之间的电压Vds。W是1.98V或大于1.98V。如果制造用于1.8V 操作的第一N型MOS晶体管NM1的漏极和源极之间的电压是1.98V或大于 1.98V，则热载流子注入（HCI）现象可被包括在第一N型MOS晶体管NM1中。 由于晶体管的栅极氧化膜可能被破坏或损坏，因此操作可靠性会下降。如果 由针对低压操作的制造处理所制造的输出驱动器被使用在高压操作，则由于 正被堆栈的晶体管的热载流子注入（HCI）特性的脆弱性，输出驱动器难以可 靠地执行高压操作和高速操作。

由于具有简单的下拉驱动器的输出驱动器需要使用单独的外部管脚来控 制偏压，因此在不使用单独的外部PIN的情况下，难以具有宽范围的电压操 作。

在本发明构思的实施例中，可准备输出驱动器以包括通过三阶共源共栅 结构连接源极-漏极通道或漏极-源极通道的上拉驱动器或下拉驱动器。

图2是示出根据本发明构思的实施例的输出驱动器的电路图。

参照图2，输出驱动器包括上拉驱动器10和下拉驱动器20，其中，上拉 驱动器10在电压供应节点OVDD和输入节点NO1之间具有通过共源共栅结构 连接的多个晶体管（例如，第一传导型（P型）晶体管的第一晶体管PM1、第 二晶体管PM2和第三晶体管PM3），下拉驱动器20在接地节点VSS和输出节 点NO1之间具有通过共源共栅结构连接的多个晶体管（例如，第二传导型（N 型）晶体管的第一晶体管NM1、第二晶体管NM2和第三晶体管NM3）。

高压（或当被触发时的第一电源电压）、第一电源电压（或当被触发时的 高压）和接地电压（或当被触发时的第一电源电压）可被分别顺序地施加到 第一传导型（P型）晶体管的第一晶体管PM1、第二晶体管PM2和第三晶体管 PM3的栅极，并且接地电压（当被触发时的第二电源电压）、第二电源电压和 高压（或当被触发时的第二电源电压）可被分别顺序地施加到第二传导型（N 型）晶体管的第一晶体管NM1、第二晶体管NM2和第三晶体管NM3的栅极。

高压OVDD可以是3.3V，第二电源电压可以是1.8V。第一电源电压是通 过从高压减去第二电源电压而获得的电压，并可大约为1.5V。因此，第二电 源电压高于第一电源电压。

可使用针对1.8V的操作的CMOS制造处理来制造第一晶体管PM1、第二 晶体管PM2和第三晶体管PM3以及第一晶体管NM1、第二晶体管NM2和第三 晶体管NM3。构成图2的输出驱动器的晶体管是具有针对1.8V的操作的 介质栅极氧化膜的CMOSFET。

这里，N型MOS晶体管可被称为NMOSFET，P型MOS晶体管可被称为 PMOSFET。

连接到输出驱动器的输出板PAD的输出节点NO1的电压摆动范围可以是 从0V到3.3V。如果逻辑“低”的输入数据被施加，则输出节点NO1的电压 通过驱动上拉驱动器10来变成3.3V。如果输入数据转变为逻辑“高”，则 输出节点NO1的电压通过驱动下拉驱动器20而被触发为0V。

图3示出根据本总体发明构思的实施例的图2的输出驱动器的操作波形， 图4示出根据本总体发明构思的实施例的图2的输出驱动器的操作波形。

参照图3，水平轴表示时间，垂直轴表示电压。曲线图GR1表示PMOS晶 体管PM1的漏极节点PD1的电压波形，曲线图GR2表示PMOS晶体管PM2的漏 极节点PD2的电压波形。曲线图GR3表示当执行上拉操作时连接到输出节点 NO1的PAD的电压波形。

参照图4，水平轴表示时间，垂直轴表示电压。曲线图GR12表示NMOS 晶体管NM1的漏极节点ND1的电压波形，曲线图GR11表示NMOS晶体管NM2 的漏极节点ND2的电压波形。曲线图GR10表示当执行下拉操作时连接到输出 节点NO1的PAD的电压波形。

参照图4，当执行3.3V的操作时，如图4的曲线图中所示，节点PAD、 ND2和ND1的电压电平分别为3.3V、2.75V和1.5V。在此状态下，如果第一 N型MOS晶体管NM1、第二N型MOS晶体管NM2和第三N型MOS晶体管NM3通 过他们的栅极电压开始导通，则第三N型MOS晶体管NM3的漏极和源极之间 的电压Vds在下拉操作开始时具有电压差W1，并且第二N型MOS晶体管NM2 的漏极和源极之间的电压Vds在下拉操作开始时具有电压差W2。

在3.3V的操作中，图1的电压差W通过第三NMOS晶体管NM3和第二NMOS 晶体管NM2被划分为电压差W1和W2。由于电压（例如，1.8V或小于1.8V） 被给予或施加在针对低压操作（例如，1.8V的操作）制造的第一N型MOS晶 体管NM1、第二N型MOS晶体管NM2和第三N型MOS晶体管NM3的漏极-源极 之间，因此可减小或防止热载流子注入（HCI）的现象。

因此，防止晶体管的栅极氧化膜的破坏，从而提高输出驱动器的操作可 靠性。即使在通过针对具有低压的低压操作的制造处理制造的输出驱动器被 使用在具有高压的高压操作中的情况下，如果输出驱动器具有堆栈了三阶或 更多阶的共源共栅结构，则输出驱动器可免于HCI特定的脆弱性。

图5是示出根据本总体发明构思的实施例的使用图2的输出驱动器的数 据输出驱动电路的示图。

参照图5，数据输出驱动电路包括：输入门控单元50、电平转换器100、 参考电压产生器200、动态栅极控制单元300和输出驱动器30。这里，输入 门控单元50、电平转换器100、参考电压产生器200、动态栅极控制单元300 可被称为输出驱动器控制单元30a，以根据高偏压电压和参考电压产生将被 适时地施加到具有要求低偏压的晶体管的输出驱动器30的控制信号（栅极控 制信号）和输入数据，以便输出驱动器的晶体管可以以高偏压进行操作，以 输出与高偏压相应的输出信号。

输入门控单元50根据输出使能（OE）信号的状态对输入数据DATA_IN 进行门控，以将作为电源电压VDD的摆动电平的门控数据输出到第一门控节 点ND10和第二门控节点ND11。输入门控单元50可包括NAND门GA1、反转器 GA2和NOR门GA3。NAND门GA1接收输入数据DATA_IN和输出使能（OE）状 态，以将NAND响应产生到第一门控节点ND10。反转器GA2使输出使能（OE） 信号的状态反相。NOR门GA3接收NAND门GA1的输出被反转的逻辑，并输出 反转器GA2的输出逻辑以将NOR响应（即，电压（或下拉驱动电压）NG1）产 生到第二门控节点ND11。

在没有依据外部控制的情况下，参考电压产生器200自治地将与高压 OVDD相应的电压和与电源电压VDD相应的电压进行比较，以不同地产生参考 电压作为偏压PBIAS。可如图7所示实现参考电压产生器200。

电平转换器100将正被施加到第一门控节点ND10的NAND响应转换为高 压OVDD的摆动电平，以将转换的数据作为上拉驱动控制电压PG1输出到P型 MOS晶体管PM1。可如图6所示实现电平转换器100。

动态栅极控制单元300接收高压OVDD和参考电压PBIAS作为操作电源电 压，并响应于PAD的输出节点（NO1）电压、上拉驱动控制电压PG1和作为通 过第二门控节点ND11正被施加的输入数据的电压电平的电压NG1,来产生上 拉栅极控制电压PG1和下拉栅极控制电压NG3。

动态栅极控制单元300接收输出节点NO1电压的反馈，以控制控制电压 PG3和NG3的电平。如果连接到PAD的输出节点NO1为低，则PG3变成 1.8V(VDD)。如果连接到PAD的输出节点NO1为高，则PG3变成1.5V(OVDD-VDD) 并且NG3变成3.3V（OVDD）。可如图8所示实现动态栅极控制单元300。

输出驱动器30包括上拉驱动器10和下拉驱动器20，其中，上拉驱动器 10具有在高压OVDD和输出节点NO1之间通过共源共栅结构连接的第一传导 型的第一晶体管PM1、第二晶体管PM2和第三晶体管PM3，下拉驱动器20具 有在接地节点和输出节点NO1之间通过共源共栅结构连接的第二传导型的第 一晶体管NM1、第二晶体管NM2和第三晶体管NM3。由动态栅极控制单元300 来控制输出驱动器30的驱动操作。

输出驱动器30可如图2所示被实现为上拉驱动器10和下拉驱动器20 具有三阶堆栈共源共栅结构的输出驱动器。

在图5中，P型第一晶体管PM1的源极和栅极分别接收高压OVDD和上拉 驱动控制电压PG1。

P型第二晶体管PM2的源极被连接到P型第一晶体管PM1的漏极，并且P 型第二晶体管PM2的栅极接收偏压PBIAS作为栅极电压。P型第三晶体管PM3 的源极被连接到P型第二晶体管PM2的漏极，P型第三晶体管PM3的栅极接 收上拉栅极控制电压PG3并且P型第三晶体管PM3的漏极被连接到输出节点 NO1。

N型第三晶体管NM3的漏极被连接到输出节点NO1并且N型第三晶体管 NM3的栅极接收下拉栅极控制电压NG3。

N型第二晶体管NM2的漏极被连接到N型第三晶体管NM3的源极，并且N 型第二晶体管NM2的栅极接收电源电压VDD。

N型第一晶体管NM1的漏极被连接到N型第二晶体管NM2的源极，N型第 一晶体管NM1的栅极接收通过第二门控节点ND11正被施加的输入数据的电压 电平，N型第一晶体管NM1的源极被连接到接地节点VSS。

第一传导型（P型）的第一晶体管PM1、第二晶体管PM2和第三晶体管 PM3的栅极可分别接收上拉驱动控制电压PG1、偏压PBIAS或PG2和上拉栅极 控制电压PG3。上拉驱动控制电压PG1、偏压（PBIAS或PG2）和上拉栅极控 制电压PG3的摆动电平可分别是1.5V至3.3V、1.5V至3.3和0至1.5V。第 一传导型（P型）的第一晶体管PM1、第二晶体管PM2和第三晶体管PM3可以 以低于电压供应节点的高压的一半的低压进行操作。

第二传导型（N型）的第一晶体管NM1、第二晶体管NM2和第三晶体管 NM3的栅极可接收通过第二门控节点ND11正被施加的输入数据的电压电平、 电源电压VDD和下拉栅极控制电压NG3。输入数据的电压电平NG1、电源电压 VDD和下拉控制电压NG3的摆动电平可分别是0V至1.8V、1.8V和1.8V至 3.3V。第二传导型（N型）的第一晶体管NM1、第二晶体管NM2和第三晶体管 NM3可以以低于电压供应节点的高压的一半的低压进行操作。

连接到输出板PAD的输出节点NO1的电压摆动范围可以从高压OVDD改变 为接地电平VSS。高压OVDD的电平大约为3.3V。

偏压PBIAS可以是从高压OVDD减去电源电压VDD而获得的电压。

在第二PMOS晶体管PM2的栅极节点PG2和电源电压VDD之间连接的电容 器C1是提供稳定以对电压流动进行缓冲的装置。

在图5中，电平转换器100具有作为上拉驱动器10的使能信号的上拉驱 动控制电压PG1的高压耐受功能。

图5的数据输出驱动电路由低压装置构成，并用于高速和高压的电路， 其中所述高压具有从OV触发至3.3V或从OV触发至1.8V的宽范围电压输出 性能。尽管晶体管由针对1.8V的操作的制造处理制造，但是晶体管具有在 3.3V的操作中减小或防止晶体管的损坏的结构。当执行宽范围操作时，电路 的最大操作频率是200KHz或大于200KHz，即使在没有外部装置的控制操作 的情况下，根据输入/输出（I/O）电压的偏压也被自动控制。

响应于作为上拉驱动器使能信号的上拉驱动控制电压PG1被施加到PM1 的栅极，P型第一晶体管PM1导通或截止。通过电平转换器100来确定上拉 驱动控制电压PG1的电压电平。

当上拉驱动控制电压PG1的电平达到导通设置电压PBIAS+Vtp（Vtp是电 平转换器100的上拉晶体管的阈值电压）时，P型第一晶体管PM1导通。

当施加了高压（OVDD=3.3V）的上拉驱动控制电压PG1时，P型第一晶体 管PM1截止。施加到P型第一晶体管PM1的栅极线端的电压被从PBIAS+Vtp 触发到OVDD或从OVDD触发到PBIAS+Vtp。

从参考电压产生器200提供施加到P型第二晶体管PM2的偏压PG2。如 果偏压PG2被施加到P型第二晶体管PM2的栅极，则防止大于1.8V的电压被 施加在P型第一晶体管PM1的栅极和源极之间、在P型第一晶体管PM1的栅 极和漏极之间、在P型第二晶体管PM2的栅极和源极之间以及在P型第二晶 体管PM2的栅极和漏极之间。偏压BIAS是从I/O电源电压OVDD减去第二电 源电压VDD而获得的电压。

P型第三晶体管PM3的栅极接收动态栅极控制单元300的上拉栅极控制 电压PG3。当位于输出节点NO1的PAD的电压低（0V）时，提供0V的上拉栅 极控制电压PG3,当PAD的电压高（3.3V或1.8V）时，提供PBIAS电压电平 （OVDD-VDD）的上拉栅极控制电压PG3。如果PAD的电压从低电平转变为高 电平，则P型第三晶体管PM3的漏极和源极之间的电压Vds通过PBIAS电压 电平的上拉栅极控制电压PG3而维持在电源电压电平（1.8V）以下。

下拉驱动器20以与输出驱动器30的上拉驱动器10的操作相同的方式进 行操作。N型第一晶体管NM1的栅极接收作为NOR门GA3的输出电压的下拉 驱动控制电压NG1。如果下拉驱动控制电压为0V，则N型第一晶体管NM1截 止。如果下拉驱动控制电压是电源电压VDD=1.8V，则N型第一晶体管NM1导 通。N型第二晶体管NM2通过其栅极接收电源电压VDD。N型第二晶体管NM2 可防止大于1.8V的电压被施加在N型第一晶体管NM1的栅极和源极之间、在 N型第一晶体管NM1的栅极和漏极之间、在N型第二晶体管NM2的栅极和源 极之间以及在N型第二晶体管NM2的栅极和漏极之间。

N型第三晶体管NM3的栅极接收下拉栅极控制电压NG3。当PAD的电压低 时，提供具有电源电压VDD的电平的下拉栅极控制电压NG3。当PAD的电压 高时，提供具有高压OVDD的电平的下拉栅极控制电压NG3。因此，即使当PAD 的电压从高转变为低，在N型第三晶体管NM3的漏极和源极之间的电压Vds 也维持在电源电压（VDD-1.8V）的电平以下。因此，保护构成下拉驱动器的 晶体管不受由于HCI引起的装置劣化。

然而，本领域普通技术人员应理解，上拉驱动器和下拉驱动器中的每个 驱动器中的晶体管的数量不限于三个，所述晶体管的数量可以至少是二和与 操作电压和电压供应节点的电压的比相应的数之和。

图6示出根据本总体发明构思的实施例的图5的电平转换器100。

参照图6，电平转换器100包括通过由PMOSFET P4和P5构成的偏压单 元140而彼此连接的上拉单元130和下拉单元150。

电平转换器100包括增加通过第一门控节点施加到线L10的输入数据的 电平转换操作速度的加速单元160。

电平转换器100包括数据竞争防止单元170，数据争用防止单元170通 过在下拉单元150中的下拉晶体管N2操作之前使上拉单元130中的上拉晶体 管P2截止来防止用于输出上拉驱动控制电压PG1的输出节点NO30的数据竞 争。电平转换器100连接在加速单元160和上拉单元130之间。

电平转换器100可包括用于防止热载流子注入到下拉单元150的下拉晶 体管N2至N9的热载流子注入防止单元180。热载流子注入防止单元180可 连接在偏压单元140和下拉单元150之间。

图6的电平转换器100是高压耐受电平转换器，并接收具有从0V到VDD 的摆动电平的输入数据以将具有从PBIAS+Vtp到OVDD的摆动电平的上拉驱动 控制电压PG1输出到输出节点NO30。如果输入数据从OV触发到VDD，则作为 上拉驱动器10的使能信号的上拉驱动控制电压PG1也从PBIAS+Vtp触发到 OVDD。如果输入数据从VDD触发到0V，则上拉驱动控制电压PG1从OVDD触 发到PBIAS+Vtp。Vtp指示PMOSFET P2和P6的阈值电压。

热载流子注入防止单元180可包括P型MOS晶体管P14至P17以及N型 MOS晶体管N16和N17，以便可控制下拉单元150中的下拉晶体管N4和N5的 漏极和源极之间的电压差Vds。当下拉驱动控制电压被触发时，热载流子注 入防止单元180减小下拉晶体管N4和N5的漏极-源极电压。结果，抑制电平 转换器的HCI现象的出现。

数据争用防止单元170可包括P型MOS晶体管P8和P10，其中，所述P 型MOS晶体管P8和P10的栅极分别连接到P型MOS晶体管P10和P8的彼此 的漏极。

加速单元160连接在高压OVDD和连接到第一门控节点ND10的线L10之 间，并可包括多个P型MOS晶体管P9、P11至P13以及多个N型MOS晶体管 N10至N15以启动（kick）(开始)数据争用防止单元170的操作。加速单元 160使数据争用防止单元170平滑地执行数据争用防止操作（预先截止P型 MOS晶体管P2的操作）。结果，加速单元160可增加电平转换操作速度。如 果被施加到线L10的输入数据的电平从0V转变到1.8V，则下拉单元150中 的N型MOS晶体管N2开始导通。此时，P型MOS晶体管P2在特定时间段维 持导通状态，而不截止。在P型MOS晶体管P2的导通操作期间，在节点NO70 处的信号ND4的电压电平保持在大约OVDD的电平。因此，为了迅速降低ND4 的电压电平，在加速单元160中的N型MOS晶体管N14导通，随后加速单元 中的N型MOS晶体管N13和P型MOS晶体管P13依次导通。N型MOS晶体管 N11通过输入数据导通并且N型MOS晶体管N10通过输入数据导通。信号ND4 的电压电平迅速向接地电平下降。由于P型MOS晶体管P9的栅极电压向低电 平下降，因此数据争用防止单元170的P型MOS晶体管P8导通，从而用于上 拉单元130中的上拉的P型MOS晶体管P2最终导通。如果在用于在下拉单元 150中的下拉的N型MOS晶体管N2操作之前截止用于上拉单元130中的上拉 的P型MOS晶体管P2，则输出上拉驱动控制电压PG1的输出端NO30的数据 争用可被防止或最小化。

图6中，当给予1.8V的高压OVDD时，N型MOS晶体管N6和N8通过其 栅极接收高电平的使能信号EN18以进行操作。在此情况下，电平转换器用作 1.8V的电平转换器。反转器I1连接在节点NO30和节点NO50之间，反转器 I2连接在节点NO50和下拉单元150之间。

在图6的电平转换器中，可使用针对1.8V的操作的COMS晶体管制造处 理来制造构成数据争用防止单元170、加速单元160和热载流子注入防止单 元180的晶体管元件。

图6的电平转换器是转换VDD和OVDD之间可变的电平的电平转换器。

如果输入数据的电平是0V，则上拉驱动控制电压PG1的电平变成 PBIAS+Vtp。如果输入数据从OV触发到VDD，则上拉驱动控制电压PG1从PBIAS 触发到OVDD。

上拉单元130的PMOSFET P2和P3以及下拉单元150的NMOSFET N2和 N3构成锁定型电平转换器。PMOSFET P4和P4通过其栅极接收偏压PBIAS。 通过设置PMOSFET P4和P5，上拉单元130的PMOSFET P2和P3的漏极-源极 电压维持在电源电压（VDD=1.8V）的电平以下。由于高压未施加在上拉单元 130的PMOSFET P2和P3的漏极和源极之间，因此防止HCI现象的发生。

另外，通过设置NMOSFET N4和N5,下拉单元150的NMOSFET N2和N3的 漏极-源极电压维持在电源电压（VDD=1.8V）的电平以下。由于高压未施加在 上下拉单元150的NMOSFET N2和N3的漏极和源极之间，因此防止HCI现象 的发生。

在输出节点NO30的输出电压改变的转变操作中，NMOSFET N4和N5的Vds 可以是VDD或大于VDD。为了防止由于HCI而引起的装置劣化，准备热载流 子防止单元180。热载流子注入防止单元180使NMOSFET N4和N5的Vds变 成VDD或小于VDD。

在锁定型电平转换器中的PMOSFET P2、NMOSFET N2、PMOSFET P3和 NMOSFET N3可具有它们同时导通的争用操作部分。争用操作部分可成为降速 的原因。由PMOSFET P8和P9构成的数据争用防止单元170在NMOSFET N2导 通之前截止PMOSFET P2，并减小或移除争用操作部分。

可通过构成加速单元160和数据争用防止单元170的晶体管N10至N14 以及P8至P13来最小化或减小PMOSFET P3的尺寸。因此，当NMOSFET N3导 通时，PMOSFET P3导通的争用操作部分被最小化。

节点NO20的PGB电压向通过PMOSFET P8的导通操作设置的高电平上升， 并且在PGB电压上升到高电平之后，PMOSFET P8截止。其后，PGB电压通过 PMOSFET P3维持高电平。尽管PMOSFET P3的尺寸小，但是PGB电压通过构 成加速单元160和数据争用防止单元170的晶体管来维持高电平。加速单元 160使电平转换器在例如200MHz或大于200MHz的频率上进行操作。

图7示出根据本总体发明构思的实施例的图5的参考电压产生器200。

参照图7，参考电压产生器200可包括电压产生器220和电流缓冲器230。

电压产生器单元220包括差分放大器式的比较器Amp1并可不同地产生参 考电压PBIAS，其中，所述比较器Amp1将通过将高压OVDD除以电阻R1和R2 所获得的电压与电源电压VDD进行比较。连接到电源电压VDD的电阻器R3和 连接到高压OVDD的电阻器R1可具有相同的电阻。

参考电压PBIAS可以是高压OVDD和电源电压VDD之差（即，通过从高压 OVDD减去电源电压VDD而获得的电压）。

电流缓冲器230可包括两个比较器Amp2和Amp3以及晶体管NM10和 PM10。电流缓冲器230连接到比较器的输出端子以对参考电压PBIAS的波动 （fluctuation）进行缓冲。电流缓冲器230执行将高电流供应到PBIAS的功 能。当输出驱动器转变时，可由于感应电流而发生参考电压PBIAS的波动。 电流缓冲器230最小化所述波动以使参考电压的电平稳定。

I/O电源被改变为宽范围，使得参考电压产生器200的参考电压PBIAS 的输出电平自动改变。即，在没有分离的外部控制的情况下，由OVDD-VDD来 表示参考电压PBIAS。

根据I/O电压改变偏压可从包括芯片设计的系统电平设计来考虑。然而， 如果使用参考电压产生器200，则不需要考虑改变偏压。因此，根据本总体 发明构思的实施例，具有第一偏压的系统在没有改变第一偏压的情况下，将 第一偏压施加到输出驱动器，其中，所述输出驱动器具有需要低于第一偏压 的第二偏压的晶体管。

图8示出根据本总体发明构思的实施例的图5的动态栅极控制单元300。

动态栅极控制单元300包括第一MOS晶体管NM20、第二NMOS晶体管NM21、 第一PMOS晶体管PM20和第二PMOS晶体管PM21。每个晶体管可以是场效应 晶体管（FET）。

第一NMOS晶体管NM20包括用于接收参考电压PBIAS的漏极、用于接收 输出节点NO1电压的栅极以及用于接收上拉栅极控制电压PG3的源极。

当第二NMOS晶体管NM21响应于正被施加到其栅极的输入数据电压时， 第二NMOS晶体管NM21的漏极-源极通道连接在第一NMOS晶体管NM20的源极 和电位（例如，接地节点的电位）之间。

第一PMOS晶体管PM20包括用于接收高压OVDD的源极和用于输出响应于 上拉驱动控制电压PG1的下拉栅极控制电压NG3的漏极。

当第二PMOS晶体管PM21通过其栅极接收输出节点NO1的电压时， 第二PMOS晶体管PM21的漏极-源极通道连接在下拉栅极控制电压NG3和电源 电压（VDD，NG2）之间。

如果NG1和PG1高，则在节点NO1上的PAD的板电压变低。因此，第一 NMOS晶体管NM20截止并且第二NMOS晶体管NM21导通，从而PG3变成0V。 第一PMOS晶体管PM20截止并且第二PMOS晶体管PM21导通，从而NG3变成 OVDD电平。

图9是示出图5的数据输出驱动电路的操作波形的曲线图。

图9示出当在诸如200MHz的频率下根据诸如5pF负载的负载对图5的 数据输出驱动电路进行操作时获得的仿真结果。

曲线图包括三种情况。水平轴表示时间，垂直轴表示电压。

第一情况CA1的波形表示当OVDD是3.3V并且VDD是1.8V时的输出驱 动器的PG1、PAD和PBIAS的波形。

PAD波形的高部分中，PBIAS的电平升到大约1.6V或大于1.6V。

第二情况CA2的波形表示当OVDD是2.5V并且VDD是1.8V时的输出驱 动器的PG1、PAD和PBIAS的波形。

第三情况CA3的波形表示当OVDD是1.8V并且VDD是1.8V时的输出驱 动器的PG1、PAD和PBIAS的波形。

通过图9的仿真结果，由针对低压制造的晶体管构成的输出驱动电路可 以以高速度和高压操作以及宽范围输出性能进行操作。

图10是示出根据本总体发明构思的实施例的使用图5的电路的数据处 理系统的框图。

参照图10，数据处理系统包括半导体集成电路1000和第一电路2100 以及第二电路2200。

第一电路2100可以是用于3.3V操作的电路，第二电路2200可以是用 于1.8V操作的电路。第一电路2100和第二电路2200可以是用于根据从半导 体集成电路1000发送到相应的第一电路2100和/或第二电路2200的信号来 执行数据处理系统的功能的功能装置或单元。第一电路2100和第二电路2200 可还包括用于执行与信号相应的功能的机械元件和/或电子元件。

半导体集成电路1000可包括第一电路块1100、第二电路块1200和第 三电路块1300。第一电路块1100可以是半导体存储器、控制器、CPU或微处 理器。第二电路块1200是接口电路。第三电路块1300是可应用图5中所示 的电路的输出电路。

当从第一电路块1100输出的数据高时，数据的电平可约为1.0V。第二 电路块1200可对1.0V到1.8V电平的数据进行交互。第三电路块1300对1.0V 到1.8V电平的数据进行电平转换，以通过输出节点PA1将3.3V的电平转换 的数据提供给第一电路2100。

当第三电路块1300具有1.8V的电平转换输出时，第二电路块1200被 移除。在此情况下，第三电路块1300通过输出节点PA1将1.8V的电平转换 的数据提供给第二电路2200。

如果以如图5中所示的数据输出驱动电路来实现第三电路块1300，则 即使使用针对低压制造的装置，可可靠地实现高速和高压操作。

如果第一电路块1100是半导体存储器，则可以以易失性存储器装置或 非易失性存储器装置来实现第一电路块1100。

当以易失性存储器装置来实现第一电路块1100时，易失性存储器装置 可以是DRAM或SRAM。

当以非易失性存储器装置来实现第一电路块1100时，非易失性存储器 装置可以是掩模型ROM、电可擦可编程ROM(EEPROM)、可擦可编程ROM(EEPROM) 等。由于EEPROM可电可擦或写入数据，因此EEPROM的应用向需要连续更新 或辅助存储器装置的系统编程扩展。由于与传统的EEPROM相比，闪速EEPROM 具有高集成度，因此可有利地施加到大量存储辅助存储器装置。

图11示出根据本总体发明构思的实施例的图10的数据处理系统的第一 电路块1100的芯片布局结构。

参照图11，核逻辑102布置在数据处理系统的第一电路块1100的芯片 的中心。I/O电路104布置得与核电路102相比靠近于芯片的边缘。

在触板109至104当中，触板112是输入的专用板，触板111是输出的 专用板。触板110是用于输入和输出两者的板。

在触板109至114当中，触板112是用于供应电源电压VDD的板。触板 113是用于供应接地电压VSS的板。触板112和113可连接到核逻辑102。

触板114是用于供应高压OVDD或用于I/O的电压的板，并可连接到I/O 电路104。

I/O电路104接收高压OVDD、电源电压VDD和接地电压VSS，以执行图 5的数据输出驱动电路的功能。

在此情况下，将参照图12解释高压的电平和电源电压的电平。

图12示出正被施加到图11的电源板的电压波形。

波形121示出正被施加到板114的高压OVDD的电平。波形120示出正 被施加到板112的电源电压VDD的电平。在图12中，水平轴表示时间，垂直 轴表示电压。

由于I/O电路104接收通过如图11中所示的板112和113设置的电压 电平来执行图5的电路功能，因此I/O电路104提供图5的电路所具有的高 压和高速度操作。可可靠地实现I/O电路的设计的功能。

图11的芯片可包括各种类型的封装（例如，PoP(堆栈封装)、球栅阵列 （BGA）、芯片级封装（CSP）、塑料引脚芯片载体（PLCC）、塑料双列直插式 封装(PDIP)、窝伏尔封装芯片（die）、晶圆式芯片（die）、板上芯片（COB）、 陶瓷双列直插式封装(CERDIP)、金属四方扁平封装（MQFP）、薄塑封四角扁平 封装（TQFP）、小外型集成电路(SOIC)、窄间距小外型塑封（SSOP）、薄型小 尺寸封装（TSOP）、薄塑封四角扁平封装（TQFP）、系统级封装(SIP)、多芯片 封装、晶圆级组合封装（WFP）和晶圆级处理的堆栈封装（WSP））。

图13示出根据本总体发明构思的实施例的使用图5的电路的半导体存 储器装置的框图。

参照图13，半导体装置1400可包括存储器阵列730、行解码器760、 列解码器770、命令/地址/写入数据缓冲器728以及输出数据缓冲器724。

存储器阵列730可包括多个DRAM存储单元、SRAM存储单元、NAND型 EEPROM单元和NOR型EEPROM单元。

命令/地址/写入数据缓冲器728接收命令、地址和写入数据以执行缓 冲。

行解码器760对行地址进行解码以选择存储器阵列730的行。列解码器 770对列地址进行解码以选择存储器阵列730的列。

输出数据缓冲器724对从存储器阵列730输出的数据进行缓冲。在读取 操作模式中，输出数据缓冲器724将输出数据输出到I/O总线734。

可使用图5的电路来实现输出数据缓冲器724。在此情况下，半导体存 储器装置可执行高压操作和高速操作。可在输出数据缓冲器724中实现宽范 围电压操作以将宽范围输出性能提供给系统。

图14是示出根据本总体发明构思的实施例的使用图5的电路的电子系 统2000的框图。

参照图14，电子系统2000可包括计算机电路802，所述计算机电路802 包括：存储器1400、输入装置804、输出装置806和数据存储装置808。为 了便于用户，还可在电子系统2000中包括用户输入812。用户输入端812可 以是包括数字键、功能键等的输入装置，并执行使电子系统2000与人进行交 互的功能。

在图14中，在还包括显示单元的情况下，显示单元可以以具有背光的 液晶装置、具有LED光源的液晶装置或OLED装置来实现。显示单元用作通过 颜色显示图像（例如，字符、数字、画面等）的输出装置。

电子系统2000可在需要时通过添加和减去构成元件来用作移动通信装 置或智能卡。

电子系统2000可通过分离的接口连接到外部通信装置。通信装置可以 是数字通用盘（DVD）播放器、计算机、机顶盒（STB）、游戏机器、数字摄像 机等。

尽管未在附图中示出，但是电子系统还可包括应用芯片集、相机图像处 理器（CIS）、移动DRAM等。

数字存储装置808可存储具有各种类型的数据（诸如，文本、图形、软 件代码等）的信息。

数据存储装置808可以以电可擦可编程只读存储器（EEPROM）、闪速存 储器、磁随机存取存储器（MRAM）、自旋转移矩MRAM、导体桥接RAM(CBRAM)、 铁电RAM(FeRAM)、被称为奥氏标准化存储器的相变RAM(PRAM)、阻变 RAM(RRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米管浮栅存储器（NFGM）、 全息图存储器、分子电子存储器装置或绝缘体阻变存储器来实现。

由用于低压的晶体管构成的图5的电路可被安装在计算机电路802、数 据存储装置808或输出装置806中。在此情况下，输出操作的速度增加以提 高电子系统2000的性能。

根据本发明构思的一些实施例，可通过针对低压制造的晶体管来可靠地 实现高压操作和高速操作。在输出装置或使用输出驱动器的数据输出驱动电 路中实现宽范围电压操作。

上述说明本发明构思而不被解释为限制本发明构思。尽管已描述了本发 明构思的一些实施例，但本领域的技术人员将易于理解，在实质上不脱离本 发明的新颖的教导和优点的情况下，可在实施例中进行许多改变。因此，所 有这样的修改意图被包括在由权利要求来限定的本发明的范围中。本发明通 过权利要求以及将被包括的权利要求的等同物来限定。