一种全桥整流的控制方法及全桥整流电路

摘要

本申请提供了一种全桥整流的控制方法及全桥整流电路，该方法包括：在输入电流的当前周期中，检测全桥整流电路的半桥金氧半场效晶体管MOSFET漏极的第一电压，确定第一电压大于预先设置的关断电压阈值，关断半桥MOSFET；在关断半桥MOSFET后，检测半桥MOSFET漏极的第二电压；若检测到第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制半桥MOSFET栅极的驱动控制信号的导通时间延迟预先设置的时间片，若未检测到第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制半桥MOSFET的栅极的驱动控制信号的导通时间减小预先设置的时间片。可以提升全桥整流电路的工作可靠性。

说明书

技术领域

本申请涉及整流技术领域，具体而言，涉及一种全桥整流的控制方法及全桥整流电路。

背景技术

全桥整流电路是电源管理中一种常用的整流电路，用于将输入的交流电压转换为直流电压。图1为现有技术的全桥整流电路结构示意图。如图1所示，当交流的输入电流(I_AC)为正时，第一二极管(D1)、第三二极管(D3)导通，为输出电容(C0)充电并输出直流电压(Vout)；当输入的交流电流(I_AC)为负时，第二二极管(D2)、第四二极管(D4)导通，为输出电容(C0)充电并输出直流电压(Vout)。

实际应用中，由于二极管具有一定的导通电压阈值，因此，在大电流应用时，由于金氧半场效晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)具有很小的导通阻抗，可以极大地提高效率。因此，可以利用4个MOSFET分别取代4个二极管以实现全桥整流，图2为现有技术的全桥整流电路另一结构示意图。如图2所示，相比于二极管在压差下实现的自动导通，MOSFET的导通需要通过栅极的控制电压来实现，因此，为了使4个MOSFET(分别记为M1～M4)的导通行为与二极管类似，需要用比较器来检测MOSFET的源漏极的电压或者电流来控制MOSFET的栅极电压，从而控制MOSFET的导通和关断。其中，当MOSFET产生从源极到漏极的电流时，比较器控制MOSFET的栅极电压为高，使驱动控制电路向MOSFET输出高电平的驱动控制信号，从而开启MOSFET；而当MOSFET产生的从源极到漏极的电流减小并接近于0时，比较器控制MOSFET的栅极电压为低，使驱动控制电路向MOSFET输出低电平的驱动控制信号，从而关断MOSFET。

在全桥整流电路中，由于输入电流的对称性，图2中，M2导通时M4也必然导通，M3导通时M1也必然导通，因此，控制M1的比较器和控制M3的比较器可以复用，控制M2的比较器和控制M4的比较器也可以复用。当然，实际应用中，M1和M3的开启和关断也可以利用两个不同的比较器来进行控制。如图3所示，图3为现有技术的全桥整流电路再一结构示意图。

图4为MOSFET的驱动控制信号与输入电压及输入电流的时序关系示意图。其中，驱动控制信号指控制MOSFET栅极的电压信号，输入电压为输入电流对应的电压。

如图3和图4所示。全桥整流电路中控制各MOSFET的导通和关断以实现全桥整流的过程如下：

初始情况下，4个MOSFET的驱动控制信号(Drv_LD/Drv_RD)为低，因此，4个MOSFET均处于关断状态。其中，Drv_RD为控制M1和M3栅极的驱动电压信号，Drv_LD为控制M2和M4栅极的驱动电压信号。

当输入电流(I_AC)为正时，从ACP流入全桥整流电路，从ACN流出全桥整流电路，输入电流(I_AC)通过M1和M3的衬底二极管，因此，M1和M3的漏极电压等于负的二极管压降(-V_BE)。

以M3为例，第一开启比较器(Cmp1_ON)将M3的漏极电压与预设的开启电压比较阈值(VTHON)进行比较，若检测到M3的漏极电压达到负的二极管压降，即检测到M3的漏极电压小于或等于负的二极管压降时，输出高电平使驱动控制电路向M3输出的Drv_RD＝1，为高电平，M3被开启，由于M3的导通阻抗(Rdson)很小，因此M3开启后M3的漏极电压会大于-VBE。

当输入电流(I_AC)逐渐减小到接近于0时，第一关断比较器(Cmp1_OFF)检测M3的漏极电压，将检测到的M3的漏极电压与预设的关断电压比较阈值(VTHOFF)进行比较，其中，关断电压比较阈值大于开启电压比较阈值，当检测到M3的漏极电压大于或等于预设的关断电压比较阈值时，从而输出低电平使驱动控制电路向M3输出的Drv_RD＝0，M3被关断。

当输入电流(I_AC)为负时，电流从ACN流入全桥整流电路，从ACP流出全桥整流电路。第二开启比较器(Cmp2_ON)和第二关断比较器(Cmp2_OFF)的工作原理与当输入电流为正时，第一开启比较器(Cmp1_ON)和第一关断比较器(Cmp1_OFF)的工作原理相同。

在该全桥整流电路中，由于MOSFET的导通阻抗很小，其导通压降低，使得关断电压比较阈值(VTHOFF)通常设置在-1mV～-10mV之间，因此，要求的比较器的分辨率较高，例如，需要达到0.1mV的分辨率，尤其在高频，例如，在输入电流频率达到100KHz～1MHz等较高频时，不仅要求比较器的分辨率高，还需要比较器的响应速度快，但由于全桥整流电路通常会流过较大的电流，因此噪声对比较器分辨率的影响较大，会使得比较器发生误判，从而影响全桥整流电路的工作可靠性。

发明内容

有鉴于此，本申请的目的在于提供一种全桥整流的控制方法及全桥整流电路，用于解决现有技术中噪声对比较器分辨率的影响较大使得全桥整流电路的工作可靠性较低的问题。

第一方面，本申请实施例提供了一种全桥整流的控制方法，该方法包括：

在输入电流的当前周期中，检测全桥整流电路的半桥金氧半场效晶体管MOSFET漏极的第一电压，确定所述第一电压大于预先设置的关断电压阈值，关断半桥MOSFET；

在关断所述半桥MOSFET后，检测所述半桥MOSFET漏极的第二电压；

若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制所述半桥MOSFET栅极的驱动控制信号的导通时间延迟预先设置的时间片，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制所述半桥MOSFET的栅极的驱动控制信号的导通时间减小预先设置的时间片。

可选地，在从控制半桥MOSFET漏极的当前周期的低电平至翻转至高电平上升沿之间的时间段内，检测所述半桥MOSFET漏极的第二电压；通过控制半桥MOSFET栅极的驱动控制信号的下降沿进行所述时间片的延迟或减小。

第二方面，本申请实施例提供了一种全桥整流电路，包括：第一金氧半场效晶体管MOSFET、第二MOSFET、第三MOSFET、第四MOSFET、第一比较器、第二比较器、第一驱动电压控制器、第二驱动电压控制器、第一延迟器以及第二延迟器，其中，

第一MOSFET的源极接入输入电压的正极，漏极与输出电压的正极相连，栅极与第一延迟器的输出端相连；

第二MOSFET的源极与输出电压的负极相连，漏极接入输入电压的正极，栅极与第二延迟器的输出端相连；

第三MOSFET的源极与输出电压的负极相连，漏极接入输入电压的负极，栅极与第一延迟器的输出端相连；

第四MOSFET的源极与输入电压的负极相连，漏极接入输出电压的正极，栅极与第二延迟器的输出端相连；

第一比较器的同相输入端与第三MOSFET的漏极相连，反相输入端接入关断电压阈值或开启电压比较阈值，输出端与第一驱动电压控制器的输入端相连；

第一延迟器的第一输入端与第一驱动电压控制器的输出端相连，第二输入端与第一比较器的输出端相连；

第二比较器的同相输入端与第二MOSFET的漏极相连，反相输入端接入关断电压阈值或开启电压比较阈值，输出端与第二驱动电压控制器的输入端相连；

第二延迟器的第一输入端与第二驱动电压控制器的输出端相连，第二输入端与第二比较器的输出端相连。

可选地，所述第一延迟器包括：延迟判断电路以及可配置延迟电路，其中，

延迟判断电路，第一输入端接入第一驱动电压控制器输出的驱动控制信号，第二输入端与开启第一比较器的输出端相连，输出端与可配置延迟电路的输入端相连；

可配置延迟电路，第一输入端接入第一驱动电压控制器输出的驱动控制信号，第二输入端与延迟判断电路的输出端相连，输出端与第三MOSFET的栅极相连。

可选地，所述延迟判断电路包括：采样模块、累加器以及寄存器，其中，

采样模块，用于在关断第三MOSFET后，检测第三MOSFET漏极的第二电压，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，向累加器输出延长时间片指令，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，向累加器输出减小时间片指令；

累加器，用于根据采样模块的输出，对当前周期内的驱动控制信号中包含的导通时间进行延长时间片或减小时间片的操作；

寄存器，用于刷新累加器的计算结果，得到下一周期的驱动控制信号。

可选地，所述采样模块包括：第一反相器、第一D触发器、第二D触发器以及延迟单元，其中，

第一反相器的输入端接入驱动控制信号，输出端分别与第一D触发器的D端以及延迟单元的输入端相连；

第一D触发器的CP端接入第二电压与开启电压比较阈值进行比较得到的事件指示信号，R端接入驱动电压，Q端与第二D触发器的D端相连；

延迟单元的输出端与第二D触发器的CP端相连；

第二D触发器的Q端与累加器的P端相连。

可选地，所述寄存器包括：第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器以及第十D触发器，其中，

第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器以及第十D触发器的CP端分别接入驱动控制信号，D端分别与累加器相连。

可选地，所述可配置延迟电路包括：第二反相器、第三反相器、第四反相器、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容，其中，

第二反相器的输入端接入驱动控制信号，输出端与第三反相器的输入端相连；

第三反相器的输出端与第一MOS管的栅极相连；

第一MOS管的漏极分别与第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管以及第九MOS管的漏极相连，源极分别与第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的一端相连；

第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管以及第九MOS管的栅极分别接入第一信号、第二信号、第三信号、第四信号、第五信号、第六信号、第七信号、第八信号；

第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管以及第九MOS管的源极依次与第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的另一端相连；

第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的电容值呈倍数递增；

第四反相器的输入端与第九MOS管的漏极以及预设的电流源相连，输出端与第三MOSFET的栅极相连。

可选地，所述第一比较器，用于在输入电流的当前周期中，检测第三MOSFET漏极的第一电压，确定所述第一电压大于预先设置的关断电压阈值，向第一驱动电压控制器输出第一指令；

第一驱动电压控制器，用于接收第一指令，生成用于控制第一MOSFET和第三MOSFET的驱动控制信号，输出至第一延迟器；

第一延迟器，用于在关断第三MOSFET后，检测第三MOSFET漏极的第二电压，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，对第一驱动电压控制器输出的驱动控制信号中包含的导通时间延迟预先设置的时间片，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，对第一驱动电压控制器输出的驱动控制信号中包含的导通时间减小预先设置的时间片。

可选地，所述第一比较器包括：关断第一比较器以及开启第一比较器，其中，

关断第一比较器，同相输入端与第三MOSFET的漏极相连，反相输入端接入关断电压阈值，输出端与第一驱动电压控制器的输入端相连；

开启第一比较器，同相输入端接入开启电压比较阈值，反相输入端与第三MOSFET的漏极相连，输出端分别与第一驱动电压控制器的输入端以及第一延迟器的输入端相连。

本申请实施例提供的一种全桥整流的控制方法及全桥整流电路，在输入电流的当前周期中，检测全桥整流电路的半桥金氧半场效晶体管MOSFET漏极的第一电压，确定所述第一电压大于预先设置的关断电压阈值，关断半桥MOSFET；在关断所述半桥MOSFET后，检测所述半桥MOSFET漏极的第二电压；若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制所述半桥MOSFET栅极的驱动控制信号的导通时间延迟预先设置的时间片，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制所述半桥MOSFET的栅极的驱动控制信号的导通时间减小预先设置的时间片。这样，通过设置关断电压阈值小于关断电压比较阈值，可以使得对全桥整流电路中比较器的分辨率要求降低，降低噪声干扰对比较器的影响，同时，通过检测半桥MOSFET漏极的第二电压与开启电压比较阈值，对驱动控制信号的导通时间进行适应性控制，可以保障全桥整流电路的正常运行，从而有效提升了全桥整流电路的工作可靠性。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术的全桥整流电路结构示意图；

图2为现有技术的全桥整流电路另一结构示意图；

图3为现有技术的全桥整流电路再一结构示意图；

图4为MOSFET的驱动控制信号与输入电压及输入电流的时序关系示意图；

图5为本申请实施例提供的全桥整流的控制方法流程示意图；

图6为本申请实施例提供的控制MOSFET的驱动控制信号与输入电压及输入电流的时序关系示意图；

图7为本申请实施例提供的全桥整流电路结构示意图；

图8为本申请实施例提供的第一延迟器结构示意图；

图9为本申请实施例提供的延迟判断电路结构示意图；

图10为本申请实施例提供的可配置延迟电路结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

图5为本申请实施例提供的全桥整流的控制方法流程示意图。如图5所示，应用于全桥整流电路，该方法包括：

步骤501，在输入电流的当前周期中，检测全桥整流电路的半桥MOSFET漏极的第一电压，确定所述第一电压大于预先设置的关断电压阈值，关断所述半桥MOSFET；

本申请实施例中，输入电流的当前周期包括一正半周期和一负半周期，该输入电流的周期与控制半桥MOSFET关断和导通的周期相一致。作为一可选实施例，全桥整流电路包括上半桥MOSFET和下半桥MOSFET。其中，可以是在正半周期内，上半桥MOSFET导通，下半桥MOSFET关断，而在负半周期内，上半桥MOSFET关断，下半桥MOSFET导通，或者，在正半周期内，下半桥MOSFET导通，上半桥MOSFET关断，而在负半周期内，下半桥MOSFET关断，上半桥MOSFET导通。

本申请实施例中，作为一可选实施例，上半桥MOSFET包括两个MOSFET，例如，图2中的M1和M3，下半桥MOSFET也包括两个MOSFET，例如，图2中的M2和M4。

本申请实施例中，作为一可选实施例，由于上半桥MOSFET中的两个MOSFET的控制方式相同，下半桥MOSFET中的两个MOSFET的控制方式也相同，因而，半桥MOSFET可以是上半桥MOSFET或下半桥MOSFET中的任一MOSFET。

本申请实施例中，关断电压阈值小于图2中的关断电压比较阈值，由于关断电压比较阈值为负值，因而，通过设置关断电压阈值小于关断电压比较阈值，可以使得对全桥整流电路中比较器的分辨率要求降低，例如，只需要达到0.3mV的分辨率即可，从而可以有效减少噪声对比较器分辨率的影响，降低比较器发生误判的概率，能够保障全桥整流电路的工作可靠性。

本申请实施例中，设置关断电压阈值小于关断电压比较阈值，相对于现有的全桥整流电路，相当于将半桥MOSFET提前或推后关断，因而，若需要保持现有全桥整流电路的各MOSFET的关断和开启时间，需要对控制MOSFET的驱动控制信号(导通和关断时间)进行自适应调整。

步骤502，在关断所述半桥MOSFET后，检测所述半桥MOSFET漏极的第二电压；

本申请实施例中，作为一可选实施例，在关断半桥MOSFET后，检测半桥MOSFET漏极的第二电压的时间段为从控制半桥MOSFET漏极的当前周期的低电平至翻转至高电平上升沿之间的时间段。

步骤503，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制所述半桥MOSFET栅极的驱动控制信号的导通时间延迟预先设置的时间片，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，将下一周期控制所述半桥MOSFET的栅极的驱动控制信号的导通时间减小预先设置的时间片。

本申请实施例中，控制半桥MOSFET栅极的驱动控制信号，例如，对于M1和M3，该驱动控制信号为Drv_RD；对于M2和M4，该驱动控制信号为Drv_LD。作为一可选实施例，开启电压比较阈值与图2中的开启电压比较阈值相同。

本申请实施例中，将检测到的半桥MOSFET漏极的第二电压与预设的开启电压比较阈值进行比较，当检测到第二电压不大于开启电压比较阈值时，表明需要输出高电平使该半桥MOSFET导通。作为一可选实施例，关断电压阈值大于开启电压比较阈值。

本申请实施例中，可通过延时电路对导通时间进行时间片的延迟，即增大导通时间；或者，对导通时间进行时间片的减小。作为一可选实施例，时间片为一最低有效位(LSB，Least Significant Bit)对应的时间。

本申请实施例中，作为一可选实施例，通过控制半桥MOSFET栅极的驱动控制信号的下降沿进行时间片的延迟或减小，即分别将Drv_LD和Drv_RD的下降沿进行延时。

本申请实施例中，以图2中M2、M3为例，在关断M2或M3后，如果M2或M3的漏极电压再次下降为VTHON，说明输入电流I_AC还没有过零，导致M2或M3的衬底二极管导通，则将延迟时间增加一LSB；如果M2或M3的漏极电压没有下降到VTHON，则说明输入电流I_AC的极性已经翻转，则将该延迟时间减小一LSB。最终，该延迟时间将会达到一个动态平衡点，从而在噪声干扰的情形下，能够保障比较器的分辨率，避免比较器发生误判，而通过检测半桥MOSFET漏极的第二电压与开启电压比较阈值，对驱动控制信号的导通时间进行适应性控制，可以保障全桥整流电路的正常运行，两者结合，有效提升了全桥整流电路的工作可靠性。

图6为本申请实施例提供的控制MOSFET的驱动控制信号与输入电压及输入电流的时序关系示意图。本申请实施例中，举例来说，以图2中M2为例，在输入电流的第n个周期中，检测M2漏极的第一电压，确定第一电压大于关断电压阈值，输出信号OFF2关断M2；在关断M2后，对M2漏极的电压再次进行检测，如果检测到M2漏极的第二电压小于或等于VTHON，则输出信号ON2，在控制M2栅极的驱动控制信号(Drv_LD)当前周期导通时间的基础上，将导通时间增加一LSB(相应的，关断时间减少一LSB)，得到下一周期，即第n+1个周期控制M2栅极的驱动控制信号(Drv_LD_td)；如果检测到M2漏极的第二电压大于VTHON，则在控制M2栅极的驱动控制信号当前周期导通时间的基础上，将导通时间减小一LSB，得到下一周期控制M2栅极的驱动控制信号。

在输入电流的第n+1个周期中，按照下一周期控制M2栅极的驱动控制信号对M2进行控制，在关断M2后，按照与上述相同的处理方式，确定第n+2个周期控制M2栅极的驱动控制信号。

图7为本申请实施例提供的全桥整流电路结构示意图。如图7所示，该全桥整流电路包括：第一MOSFET70(M1)、第二MOSFET71(M2)、第三MOSFET72(M3)、第四MOSFET73(M4)、第一比较器74、第二比较器75、第一驱动电压控制器76、第二驱动电压控制器77、第一延迟器78以及第二延迟器79，其中，

第一MOSFET70的源极接入输入电压的正极，漏极与输出电压的正极相连，栅极与第一延迟器78的输出端相连；

第二MOSFET71的源极与输出电压的负极相连，漏极接入输入电压的正极，栅极与第二延迟器79的输出端相连；

第三MOSFET72的源极与输出电压的负极相连，漏极接入输入电压的负极，栅极与第一延迟器78的输出端相连；

第四MOSFET73的源极与输入电压的负极相连，漏极接入输出电压的正极，栅极与第二延迟器79的输出端相连；

第一比较器74的同相输入端与第三MOSFET72的漏极相连，反相输入端接入关断电压阈值或开启电压比较阈值，输出端与第一驱动电压控制器76的输入端相连；

第一延迟器78的第一输入端与第一驱动电压控制器76的输出端相连，第二输入端与第一比较器74的输出端相连；

第二比较器75的同相输入端与第二MOSFET71的漏极相连，反相输入端接入关断电压阈值或开启电压比较阈值，输出端与第二驱动电压控制器77的输入端相连；

第二延迟器79的第一输入端与第二驱动电压控制器77的输出端相连，第二输入端与第二比较器75的输出端相连。

本申请实施例中，第一比较器，用于在输入电流的当前周期中，检测第三MOSFET漏极的第一电压，确定所述第一电压大于预先设置的关断电压阈值，向第一驱动电压控制器输出第一指令；

第一驱动电压控制器，用于接收第一指令，生成用于控制第一MOSFET和第三MOSFET的驱动控制信号(Drv_RD)，输出至第一延迟器；

第一延迟器，用于在关断第三MOSFET后，检测第三MOSFET漏极的第二电压，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，对第一驱动电压控制器输出的驱动控制信号中包含的导通时间延迟预先设置的时间片，得到控制第三MOSFET的驱动控制信号(Drv_RD_td)，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，对第一驱动电压控制器输出的驱动控制信号中包含的导通时间减小预先设置的时间片，得到控制第三MOSFET的驱动控制信号(Drv_RD_td)。

本申请实施例中，作为另一可选实施例，也可以由第一比较器在关断第三MOSFET后，检测第三MOSFET漏极的第二电压，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，向第一延迟器输出延长时间片指令，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，向第一延迟器输出减小时间片指令；第一延迟器依据接收的延长时间片指令或减小时间片指令进行相应处理。

本申请实施例中，第二比较器，用于在输入电流的当前周期中，检测第二MOSFET漏极的第一电压，确定所述第一电压大于预先设置的关断电压阈值，向第二驱动电压控制器输出第一指令；

第二驱动电压控制器，用于接收第一指令，生成用于控制第二MOSFET和第四MOSFET的驱动控制信号，输出至第二延迟器；

第二延迟器，用于在关断第二MOSFET后，检测第二MOSFET漏极的第二电压，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，对第二驱动电压控制器输出的驱动控制信号中包含的导通时间延迟预先设置的时间片，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，对第二驱动电压控制器输出的驱动控制信号中包含的导通时间减小预先设置的时间片。

本申请实施例中，通过在原有全桥整流电路的基础上，增加一可自动调节的第一延迟器和第二延迟器，使控制MOSFET的比较器能够同时达到高精度、快速响应和高信号噪声抑制比。

本申请实施例中，作为一可选实施例，第一比较器和第二比较器的数量均分别为2。具体来说，

第一比较器74包括：开启第一比较器741以及关断第一比较器742，其中，

关断第一比较器742，同相输入端与第三MOSFET的漏极相连，反相输入端接入关断电压阈值，输出端与第一驱动电压控制器的输入端相连；

开启第一比较器741，同相输入端接入开启电压比较阈值，反相输入端与第三MOSFET的漏极相连，输出端分别与第一驱动电压控制器的输入端以及第一延迟器的输入端相连。

第二比较器75包括：开启第二比较器751以及关断第二比较器752，其中，

关断第二比较器752，同相输入端与第二MOSFET的漏极相连，反相输入端接入关断电压阈值，输出端与第二驱动电压控制器的输入端相连；

开启第二比较器751，同相输入端接入开启电压比较阈值，反相输入端与第二MOSFET的漏极相连，输出端分别与第二驱动电压控制器的输入端以及第二延迟器的输入端相连。

图8为本申请实施例提供的第一延迟器结构示意图。如图8所示，本申请实施例中，作为一可选实施例，第一延迟器包括：延迟判断电路81以及可配置延迟电路82，其中，

延迟判断电路81，第一输入端接入第一驱动电压控制器输出的驱动控制信号，第二输入端与开启第一比较器的输出端相连，输出端与可配置延迟电路82的输入端相连；

可配置延迟电路82，第一输入端接入第一驱动电压控制器输出的驱动控制信号，第二输入端与延迟判断电路81的输出端相连，输出端与第三MOSFET的栅极相连。

图9为本申请实施例提供的延迟判断电路结构示意图。如图9所示，本申请实施例中，作为一可选实施例，延迟判断电路包括：采样模块、累加器以及寄存器，其中，

采样模块，用于在关断第三MOSFET后，检测第三MOSFET漏极的第二电压，若检测到所述第二电压小于或等于预先设置的开启电压比较阈值，向累加器输出延长时间片指令，若未检测到所述第二电压小于或等于预先设置的开启电压比较阈值，向累加器输出减小时间片指令；

本申请实施例中，采样模块在Drv_LD_td＝0后，检测是否有ON1＝1的事件发生，即第二电压小于或等于预先设置的开启电压比较阈值的事件发生；如果有，则输出Polary＝1，指示增加一LSB；如果没有，则输出Polary＝0，指示减少一LSB。

本申请实施例中，作为一可选实施例，采样模块也可以根据M2、M4的驱动控制信号作为控制时序信号。

累加器，用于根据采样模块的输出，对当前周期内的驱动控制信号中包含的导通时间进行延长时间片或减小时间片的操作；

本申请实施例中，累加器对当前周期内的驱动控制信号，即驱动控制信号进行一次加一或减一的操作。

本申请实施例中，作为一可选实施例，累加器可以根据具体应用情况，例如，全桥整流电路的速度、精度、效率等因素增加或减小进行调控的位数。按照对驱动控制信号进行的加一或减一操作，例如，对于8位累加器，驱动控制信号可以包括8个驱动控制子信号，记为：BRGCal<0:7>。

寄存器，用于刷新累加器的计算结果，得到下一周期的驱动控制信号。

本申请实施例中，作为一可选实施例，在下一周期DRV_LD_td的上升沿刷新累加器的计算结果，作为下一个周期td控制信号的依据。

本申请实施例中，还可以增加对BRGCal<0:7>的读取、写入、暂停等控制电路。

本申请实施例中，作为一可选实施例，寄存器包括但不限于：D触发器、RS触发器、JK触发器等。

本申请实施例中，作为一可选实施例，采样模块包括：第一反相器911、第一D触发器912、第二D触发器913以及延迟单元914，其中，

第一反相器911的输入端接入驱动控制信号，输出端分别与第一D触发器912的D端以及延迟单元的输入端相连；

第一D触发器912的CP端接入第二电压与开启电压比较阈值进行比较得到的事件指示信号，R端接入驱动电压，Q端与第二D触发器913的D端相连；

延迟单元914的输出端与第二D触发器913的CP端相连；

第二D触发器913的Q端与累加器的P端相连。

本申请实施例中，若第二电压小于或等于预先设置的开启电压比较阈值的事件发生，第二电压与开启电压比较阈值进行比较得到的事件指示信号为高电平。累加器的P端为Polary管脚，作为累加器的一输入端。作为一可选实施例，累加器的另一输入端与寄存器的输出端相连。

本申请实施例中，作为一可选实施例，寄存器包括：第三D触发器930、第四D触发器931、第五D触发器932(图中未示出)、第六D触发器933(图中未示出)、第七D触发器934(图中未示出)、第八D触发器935(图中未示出)、第九D触发器936(图中未示出)以及第十D触发器937，其中，

第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器以及第十D触发器的CP端分别接入驱动控制信号，D端分别与累加器相连。

本申请实施例中，第三D触发器的D端接入累加器输出的第一信号(BRGCal<0>)，第四D触发器的D端接入累加器输出的第二信号(BRGCal<1>)，第五D触发器的D端接入累加器输出的第三信号(BRGCal<2>)，第六D触发器的D端接入累加器输出的第四信号(BRGCal<3>)，第七D触发器的D端接入累加器输出的第五信号(BRGCal<4>)，第八D触发器的D端接入累加器输出的第六信号(BRGCal<5>)，第九D触发器的D端接入累加器输出的第七信号(BRGCal<6>)，第十D触发器的D端接入累加器输出的第八信号(BRGCal<7>)，驱动控制信号包括第一信号至第八信号。

图10为本申请实施例提供的可配置延迟电路结构示意图。如图10所示，本申请实施例中，作为一可选实施例，可配置延迟电路包括：第二反相器1011、第三反相器1012、第四反相器1013、第一MOS管1014、第二MOS管1015、第三MOS管1016、第四MOS管1017、第五MOS管1018、第六MOS管1019、第七MOS管1020、第八MOS管1021、第九MOS管1022、第一电容1023、第二电容1024、第三电容1025、第四电容1026、第五电容1027、第六电容1028、第七电容1029以及第八电容1030，其中，

第二反相器的输入端接入驱动控制信号，输出端与第三反相器的输入端相连；

第三反相器的输出端与第一MOS管的栅极相连；

第一MOS管的漏极分别与第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管以及第九MOS管的漏极相连，源极分别与第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的一端相连；

第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管以及第九MOS管的栅极分别接入第一信号、第二信号、第三信号、第四信号、第五信号、第六信号、第七信号、第八信号；

第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管以及第九MOS管的源极依次与第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的另一端相连；

第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的电容值呈倍数递增；

第四反相器的输入端与第九MOS管的漏极以及预设的电流源1031相连，输出端与第三MOSFET的栅极相连。

本申请实施例中，可配置延迟电路只对驱动电压，例如，DRV_LD的下降沿产生延迟、上升沿不产生延迟，电容阵列(第二电容至第九电容)根据BRGCal<0:7>的值组成大小不同的电容值，与电流源产生可配置的下降沿延迟时间。作为一可选实施例，第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容以及第八电容的电容值呈倍数递增是指，后一电容的电容值是前一电容的电容值的两倍。

本申请实施例中，作为一可选实施例，可配置延迟电路不限于电流为可配置电容阵列充电的结构，也可以是电阻为可配置电容阵列充电、可配置电流阵列为电容充电等各种排列组合。

本申请实施例中，作为一可选实施例，电容阵列的编码方式不限于8421编码，也可以是温度码等。

本申请实施例中，作为一可选实施例，第二反相器至第四反相器也可以由比较器取代。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释，此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围。都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。