一种利用PMOS工艺偏差的弱物理不可克隆函数电路

摘要

本发明公开了一种利用PMOS工艺偏差的弱物理不可克隆函数电路，包括译码电路、时序控制电路、PUF单元阵列和n个共享脚电路，PUF单元阵列由m×n个PUF单元按照m行n列的方式排布形成，PUF单元包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管且四个PMOS管的宽长比均为TSMC 65nm工艺下的最小尺寸：120nm/60nm，每个共享脚电路分别包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一二输入与非门和第二二输入与非门，四个NMOS管的宽长比的取值范围为：2um/60nm～8um/60nm；优点是在具有复位功能的基础上，面积较小，功耗较低，且时延较小，速度快。