FPGAの配線アーキテクチャの部分的な低電圧化による低消費電力化

摘要

FPGAの消費電力の約60％は配線において消費されるため，FPGAの消費電力を減らすためには配線の消費電力を減らすことが最も重要である．過去の研究では，ED積を削減するために配線の低電圧化を行っているが，一般に配線の低電圧化は動作速度を低下させる．そこで，本研究ではFPGAの配線を部分的に低電圧化することを提案する．また，部分的に低電圧化された配線アーキテクチャに対して適切に配線を行うことができる配線ツールを開発した．実験においては，75％程度の配線のスィング電圧を半分に下げることで，動作速度を損なうことなく，配線の消費電力を約30％削減できることを示した．