複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上

摘要

FPGAはASICに比較して低速で，集積可能な論理規模が小さい．その主な原因は配線スイッチであり，それを構成するトランジスタのゲート幅の最適化は重要である．従来，最適化においては，パストランジスタスイッチはすべて単一のゲート幅が仮定されてきた．本研究では複数ゲート幅の混在する構造を考案し，従来の構造と比較して，動作速度において約20％上回る結果を得た．