階層型多バンクメモリを用いた多ポートキャッシュの設計

摘要

近年，計算機の高並列化への要求が高まるのに伴い，キャッシュに対して大容量と高バンド幅の両立が要求されている．そこで，これまでに我々は高バンド幅と高面積効率そ同時に実現する階層型多バンクメモリアーキテクチャ(HMA: Hierarchical Multi-port memory Architecture)を提唱している．本稿では，このHMAを用いた多ポートキヤツシュの5層配線0.18μm COMS技術における設計例と，命令／データキャッシュを統合する考え方について議論する．今回設計したテストチップは，4ポートキャッシュを想定した4ポート階層型多バンクメモリで，バンク容量1KB，ワード幅32bit,チップ面積の制限により，バンク数は4である．シミュレーションによるテストチップのバンク応答時間は，2.2nsであったが，設計後のクリティカルパスの最適化により，シミュレーションによる応答時間を約1.2nsにまで短縮することができた．更に，本稿では，多ポートキヤツシュの重要な適用例である命令／データ統合型キャッシュについて，多バンクメモリによる新しいアーキテクチャの提案をする．