今日，全ディジタル位相同期ループ（All Digital Phase-Locked Loop：ADPLL）は各方面で利用されているが，これまでに提案されているADPLLでは，広い同期範囲と速い引込みが同時に実現されていない．提案する分周比可変型ADPLL（Dividing ratio Changeable ADPLL：DCPLL）は，入力信号の周波数に応じてカウンタの分周比が自動的に変化する方式としたので，極めて広い同期範囲を得ることができる．また，その出力ジツタは，常に基準高速クロックの3パルス未満となる．逓倍動作時には分周比の余り制御を行うことにより，基本動作時と等しいジッタ特性を有する一定パルス間隔の逓倍出力信号を得ることができる．更に，初期引込み動作は最短時間である入力信号の1周期で完了する．したがって，本DCPLLは広い同期範即と速い引込みを同時に実現できるため，その汎用性は極めて高く，各種携帯機器における基準クロック源やデータ通信のビット同期などに有効である．
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