一般同期方式における低電力化のための多電源回路の設計フロー

摘要

クロックを各記憶素子に同時に分配することを前提としない一般同期方式では，物理遅延を従来のクロック同期方式である完全同期方式よりも効率よく利用できる可能性があるため，一般同期方式を採用することで，回路の性能が向上する場合がある．近年の集積回路では，複数の電圧を複数の電源ネットで供給し，各回路部品に適切な電源を設定することで，消費電力を削減する多電源設計の利用が広まっている．本稿では，一般同期方式と多電源設計を組み合わせることで，高速化と低電力化を実現するための設計フローを提案する．実験では，提案する設計フローを用いて一般同期方式において多電源設計を行った回路，完全同期式回路，一般同期式回路を比較し，提案手法の有効性を示す．