Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠·混載DRAMデバイス

摘要

従来のeDRAMでは、M1とトランジスタの間にシリンダ容量を配置するために、極めて高いコンタクトを設ける必要がある。LSIの微細化に伴い、その高コンタクトに起因する寄生抵抗や寄生容量が大きくなり、ゲート遅延が増加しpure logicとのIP互換性の確保が困難になりつつある。そこで、シリンダ容量をM1～M2層間に挿入し、コンタクト（CT）高さを低減するLogic-IP compatible（LIC）構造の検討を行った。28nm世代の寸法を用いたシミュレーションによるゲート遅延見積りと、40mm世代のプロセスを用いて作製したLIC-eDRAMテストチップのゲート遅延測定ならびにDRAM動作の評価を行った。その結果、LIC構造を採用することで、従来構造よりも遅延劣化が大幅に改善し、例えばインバータ遅延の劣化量は、pure logicに対してΔ_(τd)＜5％に抑えられることを確認した。また、LIC-eDRAMにおける書き込みテストにおいて、DRAMマクロがメモリ動作することを確認した。