テスト容易化機能的時間展開モデル生成のためのテスト容易化バインディング手法

摘要

データパスを対象とした効率的なテスト生成手法として，テスト容易化機能的時間展開モデルを用いたテスト生成法が提案されている．テスト容易化機能的時間展開モデルを用いたテスト生成法では，データパス回路に対して複数の時間展開モデルを生成し，テスト生成を行う．さらに，生成されたテスト容易化機能的時間展開モデルの動作を制御するために，コントローラの拡大が実行される．しかしながら，データパスの回路構造がテスト容易でなければ，コントローラ拡大による時間展開数の小さいテスト容易化機能的時間展開モデルの生成は困難である．本論文では，データパスの回路構造のテスト容易性を評価する尺度として，演算器入出力順序深度を提案し，その演算器入出力順序深度を削減するためのテスト容易化バインディング法を提案する．ベンチマーク回路に対する回路に対する実験結果は，提案したバインディング法がテスト容易性を考慮しないで動作合成をした回路と比較をし，演算器入出力順序深度，故障検出率，テスト生成時間に対して効果的であることを示す．