高基数・スケーリング方式浮動小数点除算回路の高速化と小形化

摘要

マルチメディア処理用DSPに搭載することを目的とした高基数（基数8）非回復形CMOS浮動小数点除算回路の小形化と高速化を実現するために，各種回路技術を開発した．まず，高基数非回復形除算とスケーリング法を採用した基数4及び基数8の54ビットCMOS非回復形除算回路を設計した．この結果，基数8のMOSFET数（N_(FET)）（約74.4K個）は基数4のN_(FET)（約49.6 K個）の1.50倍となった．一方，総繰返しサイクル数（N_(CYC)）は基数8が20回，基数4が29回で，基数8が基数4より1.33倍高速であった．次に，基数8の高速性能を生かし，併せて，基数8で用いた複数個の加減算回路を多重化することにより共通化し，その数を削減，小形化した．この結果，N_(FET)では約35.3 K個に削減され，基数4のN_(FET)の71.2％となった． 更に，処理すべき内容が異なる複数のアルゴリズムに共通性があることを見出し，これを用いて，N_(FET)を約31.9 K個まで削減した．これは基数4のNFETの64.3％ある．一方，基数8のN_(CYC)は当初の20回を確保することができた．換言すると，基数8の高速性能（N_(CYC)＝20回）を維持して，回路規模を基数4の64.3％に低減できたことになる．更にこれを用いた基数8非回復形CMOS浮動小数点除算回路（基数8-F-DIV）を設計した．基数8-浮動小数点除算に必要なN_(CYC)は32ビット，64ビットでそれぞれ14回，26回となった．32b-基数8-F-DIVをVerilog HDLで論理記述し，Design Analyzerで論理合成し，MilkyWayとApolloで配置配線した．0.5-μm CMOS技術を用いると，活性化面積は1.5-mmX1.5-mm（搭載N_(FET)は17.5 K個）で，SPICE解析による3.3 V，50 MHz動作時の消費電力は43.54 mWであった．