FPGA上に実現した可変レイテンシ回路の動作検証

摘要

クロック同期方式の中で主流となっている完全同期方式では，フリップフロップ間の最大遅延がクロック周期の下限を与えるため，回路の高性能化のためにフリップフロップ間の最大遅延を削減することが大きな設計目標となっている．しかし，最大遅延の削減は限界が近付いている．そこで我々は，フリップフロップ間の最大遅延は入力信号パターンによって変動することに着目し，最大遅延よりも短いクロック周期で回路動作を可能にするエラー検出回復方式を導入した可変レイテンシ回路を採用することで回路のさらなる高性能化を目指す．本研究では，加算器をエラー検出回復方式に基づき可変レイテンシ回路起してFPGA上に実装するとともに，その動作を検証，評価するための回路を合わせてFPGA上に実装した．また，シミュレーションによってそれら回路の動作検証を行い，回路の性能を評価した．