算術演算回路のデバッグ支援技術

摘要

集積回路の大規模化·複雑化にともない、設計時間が長期化し、検証·デバッグに費す時間が支配的になってきている。 設計者は従来、製品用にスタンダードセルを、試作用にFPGAを用いてきたが、DSM時代に突入しどちらの実装でも回路性能はレイアウトに大きく依存するようになっている。 そのため、設計誤り、仕様変更等による再設計が大変難しくなり、元の回路と同等の性能を出すために、デバッグでは最小の回路変更をすることが重要になっている。本稿では、その要求をみたす、論理設計での算術演算回路を対象としたデバッグ技術について紹介する。 デバッグは、設計誤り部分の回路を抽出する部分と正しい回路へ置き換える部分の二つからなり、抽出部分について実験によりその性能を評価した。