LSIの回路修正容易化設計

摘要

FIBやレーザCVD等による配線修正を容易にするため，あらかじめ切断または接続加工の可能性のある下層配線を，いったんスタックビア構造で引き上げて最上層配線を経由させ，再びスタックビア構造で下層にもどす配線構造体（リペアユニット）をLSI内部の空き領域に配置する効果的なレイアウト方法を提案する．更に設計後の回路修正の支援技術として，リペアュニットの配置位置を自動的に決定するアルゴリズム，並びにネットレベルの回路修正仕様に対応したリペアユニット間の配線加工手順を自動生成する手法も併せて提案した．3品種の4層配線LSIのレイアウトデータにリペアユニットを配置して評価を行った結果，論理セルの全端子数の90％以上への配置が可能であること，回路ノードごとの容量増大は最悪でも7.9％程度であることを確認した．