遺伝的アルゴリズムを用いた線形変換回路合成における計算時間削減

摘要

線形変換回路はDFT·DCTなど様々な変換において使われている回路であり，ハードウェアで実現する場合，遅延時間?回路規模をできるだけ小さくすることが要求される．そのために定数乗算器をシフト加算に置き換え，それらを共有化する方法が提案されているが，それらの組み合わせの最適化問題では，係数行列のサイズが大きくなるに従い，計算時間や最適性に問題が生じることが知られている，そこで本研究では，係数行列を分割し，シフト加減算を決定する際の検索に制限をかけ，それぞれを最適合成することによって，計算時間削減を行う方法を提案する．その際，入力の順序によって遅延時間·回路規模が変化するため，入力順序を組み合わせ最適化問題として扱い，線形変換回路合成の解の最適性と計算時間の関係の検証を行う．