パーシャルMaxSATを用いた抵抗性オープン故障に対するテスト生成法

摘要

従来，VLSIのテストでは，縮退故障モデルや遷移故障モデルが広く用いられてきた．しかしながら，半導体微細化技術の進展に伴い，従来使用されてきた故障モデルを対象としたテストでは検出困難な欠陥が増加している．このような欠陥の一つは，抵抗性オープン故障モデルでモデル化できる．抵抗性オープン故障は，回路内の配線の導電率の低下を表現しており，タイミング故障を引き起こす微小遅延故障である．そのため，可能な限り長い経路でテスト生成を行うことが重要である．また，抵抗性オープン故障の付加的な遅延サイズは，その隣接信号線の値と並走距離によって変化する．そのため，抵抗性オープン故障のテスト生成では，故障伝搬経路と隣接信号線の考慮が重要である．本論文では，パーシャルMaxSATを用いて故障伝搬経路と隣接信号線を考慮した抵抗性オープン故障のテスト生成法を提案する．さらに，生成したテスト集合を故障シミュレーションによって評価する．