組み込みシステム向けMPSoCのためのマルチレイヤ構造をとるバスアーキテクチャ最適化手法

摘要

マルチレイヤ構造をとるバスアーキテクチャを対象とし，特定のアプリケーションに適した構成を選択するためのバスアーキテクチャ最適化手法を提案する．入力としてプロセッサシミュレータから取得したアプリケーションのトレースデータと時間制約を与え，まずメモリアクセス競合を考慮せずにトレースデータから求めたデータ転送時間によって制約を満たす可能性のある構成を限定する．その後，各構成についてメモリアクセス競合を考慮したスケジューリングをすることで，制約を満たすか否かを判定をする．この時，面積の小さい構成から大きい構成の順に探索することにより面積を最小とする構成を能率良く発見することができる．計算機実験を行った結果からマルチレイヤ構造のバスを面積が同等と考えられる共有バスと比較し，有効性を確認した．また提案する探索範囲削減手法は一般的な全探索手法と比較し，8.55倍高速に最適解を求められることを示した．