モンテカルロ法に基づくタイミング歩留り解析の高速化

摘要

本論文ではLine sampling（LS）を利用した高速なトランジスタ·レベルの遅延歩留まり解析手法を提案する．集積回路製造プロセスの微細化にともない，トランジスタ特性のばらつきが増加しており，集積回路の設計は困難を極めている．確率的にばらつく回路遅延を解析するために統計的静的遅延解析（SSTA）が考案され，その高速化に対して数多くの研究が行われてきた．SSTAではゲート·レベルの遅延モデルを用いている．一層の正確性を期すために，タイミング検証の最終段階では，最悪遅延を与えうるパスを抜き出し，トランジスタ·レベルのモンテカルロ解析（MC）を行うことが一般的であるが，純粋なMCは収束が遅く実際の歩留まり解析には適用できない．収束性を改善する手法として重点的サンプリング（IS）が一般的に用いられるが，最適な代替分布の決定が必要となり，これはばらつき変数が高次元になるほど困難な問題となる．遅延歩留まり解析においては，最悪遅延パスに限定したとしても数百から数千個のトランジスタにおけるばらつきを考慮出来ることが求められ，次元数にスケーラブルな手法が必要である．本論文では，回路遅延が，ばらつき変数の線形和で近似できるという特性に着目し，LSの応用を提案する．数値実験の結果，最新の歩留まり解析手法である，Subset simulationと比較して，同等の解析精度を得るために要な回路シミュレーション回数を1／14から1／300程度にまで低減可能であることが明かとなった．