動的部分再構成技術を用いたJPEGデコーダの機能分割実装

摘要

動的部分再構成技術とは，回路の他の部分の動作を止めることなく回路の一部を再構成することで，FPGAの柔軟性を高める技術である．著者らは，動的部分再構成技術を用いた動的再構成システムの開発を行ってきた．これまでの我々の研究においては動的再構成システムで実装したアプリケーションは回路規模が小さいものであったため，アプリケーション単位で再構成を行う方法で実現できた．しかし，再構成を行うアプリケーションの回路規模が大きくなると割当てられるリソースが不足し実装できない可能性がある．そこで，アプリケーションを機能毎に分割し，その機能単位での部分再構成を行う機能分割実装に着目し評価を行った．JPEGデコーダの機能分割実装を行った評価の結果，JPEGデコーダ全体を実装するのに必要なリソースの約5分の3以下のリソースで実装可能であることがわかった．