充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法

摘要

本稿では，CMOS論理セルのレイアウトを高速に生成するためのセルレイアウトの階層的生成手法を提案する．本手法では，まず与えられたトランジスタレベルネットリストを分割し，それぞれの論理ブロックに対して我々が以前に提案した充足可能性判定を用いたCMOS論理セルレイアウト生成手法を適用する．この時に次のプロセスである論理ブロック配置の際にブロック間でなるべく多くの拡散を共有することができるように新たなコスト関数を設ける．次に，得られた回路ブロックを同様の手法を用いて最小幅に配置?配線し回路全体のレイアウトを生成する．本手法は階層化を用いているため，フラットに生成した最小幅のレイアウトよりも大きい幅のレイアウトを生成する可能性があるが，ほぼ全ての回路に対して最小幅の配置を生成できることを示す．さらに，本レイアウト生成手法の処理時間を従来手法と比較することで，特にトランジスタ数の多い回路に対して処理時間を大幅に削減できることを示し，従来手法より規模の大きい回路にも適用可能であることを示す．またi本手法と商用ツールとの比較から，商用ツールよりもセル幅はわずかに増加してしまうが，約3％の処理時間で32種のCMOS論理回路のレイアウトを生成できることを示す．