TIS（Trench-Isolated-transistor using Side wall gate）を用いたシステムLSIの設計法

摘要

NAND，NOR等のゲートロジックを中心に構成されたシステムLSIにTISを用いた場合の設計法を提案した．セルライプラリを用いて設計するシステムLSIにおいてはトランジスタのチャネル幅の大きい部分にTISを用い，小さい部分には平面型を用いる“平面型＋TIS型”方式がパターン面積を縮小する上で有効であることを通信用LSIを例に示した．トランジスタの最小チャネル幅を5F（Fは最小線幅）とした場合，トレンチ深さをD＝2F若しくは4.5Fに設定することにより素子領域と素子分離領域のパターン面積を平面型の場合の25～36％に縮小できる．