スケーラブル·ハードウェア機構における信号圧縮による分割回路効率実行

摘要

近年 FPGA を用いたハードウェアアクセラレーションや，高位合成を用いた FPGA 開発に注目が栄まっている．これらに共通した問題として，設計した回路の規模が増大する傾向にあるということがある．この問題に対応するために，設計した回路を複数 FPGA 上に分割搭載する回路分割の研究が行われており，我々は独自の分割回路動作方式としてスケーラブル·ハードウェア機構を研究開発してきた．本研究では，スケーラブル·ハードウェア機構の動作速度を向上させるために，分割回路間の信号情報を圧縮し，それによる分割回路全体の性能変化を測定した．その結果，信号情報圧縮を行わない従来の方式に比べ，5.5 倍の動作速度向上が見込めることが分かった．