時間計測アプリケーションに向けた超低電力弛張発振回路

摘要

本稿では，時間計測アプリケーションに向けた超低電力弛張発振回路を提案する．一般に，弛張発振回路はコンパレータのオフセット電圧と遅延時間の影響で発振周波数が変動する．特に，遅延時間の影響は低電力化目的で動作電流を削減すると顕著に現れる．我々は，このようなコンパレータのオフセット電圧と遅延時間の影響を補正する弛張発振回路を先に提案した．この従来回路は，コンパレータのオフセット電圧と遅延時間を考慮した補正電圧を生成し，さらにその補正電圧を用いてクロック信号を生成する．しかし，その発振周波数は6.66kHzと低く，マイクロコントローラ用途には不適である．つまり，電力増加なしに32kHz程度まで発振周波数を向上させる必要がある．この実現には，参照電圧を低減する手法が考えられるが，補正手法の制約により，参照電圧を電源電圧の2分の1以下にできない課題がある．我々は，従来回路の基準電圧が「電源電圧の2分の1以下に制限」される課題を解決し，電力増加なしに発振周波数を向上させた弛張発振回路を新たに提案する．試作チップによる測定評価の結果，発振周波数32.55kHz，消費電力472nW，電源電圧依存性1.1％／V，温度依存性120ppm／℃を実現した．