電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装

摘要

画像識別等の組込み機器では学習済み畳み込みニューラルネットワーク（CNN：Convolutional Neural Network）の識別高速化と低消費電力化が求められている．CNNの演算の90以上は2次元畳み込みであり，主に積和（MAC：Multiply-Accumulation）演算である．従って外部メモリとのデータ削減と積和演算回路の削減が必要である．近年，CNNの入力値と重みを2個（-1／＋1）に制限した2値化CNNが提案されている．しかし，認識精度を維持するためにバッチ正規化が必要であった．本稿はバッチ正規化を行う2値化CNNと等価な整数値のバイアス値をもつ2値化CNNを解析的に求める．提案する2倍化CNNはバッチ正規化用の回路が不要なため，メモリアクセスと回路規模をさらに抑えることができる．TensorFlowチュートリアル5層CNNをNetFPGA-1G-CML FPGAボード上に実装し，既存のFPGA実装法と比較を行った．提案手法は，最新の実装法と比較して面積効率で19.41倍優れており，消費電力効率で2.02倍優れていた．従って，2値化CNNは特に面積効率に優れているため安価な小型FPGAとSRAM を組合せて実現することができ，組込み用途に適している．