超低電力アクセラレータSLD （Silent Large Datapath）の実機評価

摘要

近年，モバイル機器の高機能化に伴い，高性能かつ低電力なアクセラレータに対する要求が高まっている．これを達成するための手段の一つに動的リコンフィギャラブルプロセッサアレイが注目されている．我々は，その試作としてMuCCRA-3を開発し，電力を分析した結果，消費電力のうち動的再構成に20％から25％を，クロックツリーによるスタンバイ電力に15％程度消費していることが分かった．我々はこれらの問題を解消すべくSilent Large Datapath（SLD）という新たなアーキテクチャを考案し，その試作としてSLD-1を開発した．SLDN-1はチップサイズ2.1mm×4.2mmで65nmCMOSプロセスで製造され，レジスタを持たないデータ幅24ビットのPEを8×8の64個もつ組合せ回路で構成されるPEアレイと，データアクセスを制御する小規模なコントローラを持つ．これに大域的クロックゲーティングやDVFSを適応することで1.356GOPS/11mWの電力性能を達成した．