パルスレーザ蒸着(PLD)法による(Ba,Sr)TiO{sub}3薄膜の作製における下部電極について

摘要

DRAMの電荷保持キャパシタは年々,高集積化·微細化が進んでいる。 そこで,容量を確保するために,高誘電率材料である(Ba,Sr)TiO{sub}3 (BST)を利用することが研究されている。 本研究では,下部電極兼バッファ層としてBSTと同じペロブスカイト構造であるLaNiO{sub}3 (LNO), SrRuO{sub}3 (SRO)を利用することで, BSTキャパシタの結晶性を向上させ,比誘電率の増加·リーク電流をの低減させることを検討した。 また,キャパシタ作製におけるプロセス温度の低温化を検討した。 その結果,比誘電率·リーク電流密度共に,従来の下部電極にPtを用いたものよりも良い結果を得ることができた。