抵抗比型制御による統合CBiCMOSインバータの高速駆動

摘要

拡散xjが深いSOI基板上の部分空乏型の標準CMOSプロセスを前提に、我々はCMOSインバータの新しい混成動作モードを提案し、その設計と回路シミュレーション実験を行っている。 このインバータでは、4端子の相補的なnとpチャネルのMOSFETが3端子の相補的なラティラルnpnとpnpのBJTを内存している。 電流源として通常の基板接続のプルアップ或いはプルダウンのMOSFETから、そのインバータのベース端子へ順方向電流を供給する。 ここで、プルアップ或いはプルダウンのドレイン端子は対応するインバータのベース端子へ接続する。 この混成モードの統合した相補的なインバータをラティラル統合CBiCMOSインバータと名づけた。 また、通常の基板接続の2種類の抵抗比を持つCMOSインバータの出力信号を使って、プルアップ或いはプルダウンのゲート端子を制御する論理回路の仕組みを提案して来た。 本稿では、統合CBiCMOSのnpnとpnpのBJTの電流能力がほぼ等しくなるように、エリア·ファクタに関係するチャネル幅を等しくした場合を調べた。 0.35μmCMPSプロセスの実測値に合わせたBSIM3v3と、電流増幅率が100であるBJTのモデル·パラメータを使用した回路シミュレーション実験を行う。 電源電圧としてBJTが活性化するベースーエミッタ間の最小限の電圧である0.7Vに固定した。 また、負荷容量は最小インバータのゲート容量の64倍である0.2361pFとした。 本統合CBiCMOSインバータは、3段スタティックCMOSインバータに比べて、スピードで41％早くなり、エネルギーで20％低くなることを示した。