エラー検出回復方式を導入した乗算器の性能検証

摘要

現在のデジタル集積回路の主流方式では，フリップフロップ間の信号伝搬遅延の最大値が回路性能を決める．そのため最大遅延の削減が設計目標となるが，頭打ちになりつつある．エラー検出回復方式における回路性能はクロック周期と遅延エラー発生率に依存する．本稿では，遅延エラーの発生率が高い回路に関して，クロック周期と回路性能の関係を検証するために乗算器をエラー検出回復方式を用いて設計，FPGA上に実装し，動作·性能検証を行った．