ゼロビットスキップ機能付きビットシリアル内積回路を用いた畳み込み演算の高速化に関する一検討

摘要

畳み込みニューラルネットワークは，画像認識などの様々な問題に対して回帰や分類を実現するモデルであり従来の機械学習手法の精度と比較して，より高い精度の推論を可能にした．しかし，推論に要する積和演算量が多く計算負荷が大きいという問題点を抱えている．計算負荷の削減のために，パラメータ値と信号の活性化値を低ビット量子化する手法が注目されており，低ビット量子化した畳み込みニューラルネットワークの高速化のためにビットシリアル内積回路が提案されている．本稿では，このビットシリアル内積回路をFPGAに実装し，演算性能とエネルギー効率について評価する．また，入力ベクトルのゼロビットに関わる演算をスキップすることで畳み込み層のビットシリアル内積回路の演算量を削減する方法について議論する．実験では，畳み込み層の入力特徴マップとフィルタのチャネル順序を入れ替えてゼロビットスキップを適用することで，4入力，8入力のビットシリアル内積回路を用いたときの畳み込み層の演算量をそれぞれ約9.6，4.6削減できることを示す．