BASTにおけるスキャンスライスに基づくテストデータ削減法

摘要

LSIのテスト品質を維持しながら，テストデータ量を大幅に削減する手法の一つとして，組込み自己テストと決定的テスト生成を組み合わせたテスト手法であるBAST法が提案されている．BASTアーキテクチャにおいて，疑似ランダムパターン発生器で生成された疑似ランダムパターンを決定的パターンに変換するために，ビット反転を使用している．BASTを用いた場合のテストデータは，ビット反転命令とシフト命令から構成される．ビット反転命令は疑似ランダムパターンと決定的パターンとの衝突ビット数に依存する．それゆえ，テストデータ量を削減するためには，衝突ビット数を削減しなければならない．本論文では，衝突ビットは各スキャンスライスでばらつきを持つという点に着目する．衝突ビット数が大きいスキャンスライスに全ビット反転命令を適用し，ビット反転命令を削減する方法を提案する．実験結果はISCAS'89ベンチマーク回路，ITC'99ベンチマーク回路に対して，本手法が反転命令数とテストデータ量の削減に有効であることを示す．