メモリスタ論理による誤り訂正符号回路の設計と評価

摘要

抵抗変化型メモリ（Resistive RAM，ReRAM）は，高集積，高速，低消費電力の観点から，フラッシュメモリを代替する次世代のメモリ素子として期待されている．一方で，未成熟製造プロセスおよび書き込み制限から長期信頼性に関して課題が指摘されている．既存のメモリ素子は誤り訂正符号（ECC）回路を備えることで信頼性を確保してきた．ReRAMの構成要素であるメモリスタ素子は論理回路を構成することもできることから，本稿では，ReRAMに向けたメモリスタ論理に基づく誤り訂正回路を提案する．ところが，ECC回路の全ブロックをメモリスタで構成すると，メモリスタと同様に書き込み制限によりストレージ全体の寿命が低下してしまう．そこで，ECC回路のうち書き込み回数が多いブロックのみを既存のCMOS回路で構成することで，回路面積の増加を抑制しつつ長寿命化を図る．数値実験から，提案回路を用いることで，45nmプロセスCMOSで設計したECC回路と比べて回路面積を73%低減しつつ，ECC回路付加しない場合と比べて書き込み動作50万回の長期化が可能となった．