机译:使用拆分树架构的可配置的连续取消列表极性解码器
Univ Michigan Dept Elect Engn & Comp Sci Ann Arbor MI 48109 USA;
Univ Michigan Dept Elect Engn & Comp Sci Ann Arbor MI 48109 USA;
Univ Michigan Dept Elect Engn & Comp Sci Ann Arbor MI 48109 USA;
Dynamic clock gating (CG); frame interleaving; polar codes; split-tree architecture; successive-cancellation list (SCL) decoder;
机译:用于连续取消列表解码的快速多点决策极性解码器
机译:使用2位解码的低延迟连续取消极性解码器架构
机译:极地代码的快速,灵活的连续取消列表解码器
机译:在40nm CMOS中使用拆分树架构的3.25Gb / s,13.2pJ / b,0.64mm 2 sup>可配置的连续取消列表极性解码器
机译:用于Turbo代码解码器,LDPC代码解码器和列表球形解码器的VLSI架构
机译:用于两个自由度变量刚度执行器的可配置架构以匹配人类关节的兼容行为
机译:极性码的快速简化逐次消除列表解码