CMPプロセスの膜厚制御技術

摘要

半導体製造工程において.絶縁膜成膜後の平坦化や金属 配線の形成過程で使用されるCMP (Chemical Mechanical Polishing)装置は，口ジック（CMOS)やメモリ (DRAM, 2D/3D NAND)の各製造工程で使われ，最近 では，薄化したシリコンゥェーハどうしの貼り合わせや後 工程の領域でも使用され始め，その用途が拡大しつつあ る.近年，半導体製造工程（FEOL, MOL, BEOL)で求 められる研磨終了後の残膜厚の精度，面内均一性がますま す厳しくなり，その要求精度は数nm以下となりつつあ る.このCMP装置に対する要求性能を実現する重要な技 術として膜厚制御技術がある.CMP装置で研磨するゥェ ーハ上の膜厚は，数十から数百nm,最近のメモリ（3D NAND)では数μmある.これら各種の膜を研磨して初期 段差すなわち研磨前の膜厚段差を解消して得られる研磨性 能（残膜厚，面内均一性）は，製品の歩留まりに直結する ため厳しく管理しなければならない.しかし，CMPは複 雑で微妙なプロセスで，装置運転状態のばらつきや使用さ れる消耗品（研磨布（パッド），研磨剤（スラリー）.ドレ ッサ一等）のわずかな品質ばらつき.経時変化の影響で研 磨速度（レート）が変化する.さらに前工程の成膜厚さや 膜質のばらつきもあり，指定されたレシピで研磨するだけ では目標性能（残膜厚，面内均一性）を達成するのは，ま すます困難となってきている.そのため，精度の厳しいプ ロセスでは，研磨中のゥエー八面内の膜厚をモニタして， リアルタイムで面内膜厚プロファイルを制御し目標残膜厚 の終点検出を行っている.また，常時各消耗品の状態を観 測•管理するシステムは，CMPプロセスの生産性向上， 半導体製品の歩留まり向上のためには欠かせない技術とな つている.本稿では，CMP装置に搭載している膜厚制御 技術の概要を紹介する.