机译:功率和面积优化的进位选择加法器架构,用于基于单元的标准设计
Chosun Univ, Dept Informat & Commun Engn, SoC Design Lab, Gwangju, South Korea;
Chosun Univ, Dept Informat & Commun Engn, SoC Design Lab, Gwangju, South Korea;
Square Root Carry-Select Adder; standard cell-based design; decision logic; modified decision logic; low power;
机译:使用加法器压缩机进行整数运动估计的高效节能绝对差硬件架构
机译:不带加法器结构的低功耗空时网格编码的Viterbi解码器设计,采用RTL模型
机译:基于单元的标准低功耗嵌入式控制器设计
机译:级联进位选择加法器(C / sup 2 / SA):一种用于低功耗CSA设计的新结构
机译:用于基于单元的技术的冗余加法器体系结构。
机译:基于低功耗加法器的听觉滤波器架构
机译:使用不同加法器架构的展位乘法器的设计和功耗估算