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机译:使用具有低抖动的延迟时钟脉冲的全数字分频比可变PLL
Tokai University Fukuoka Junior College, Munakata-shi, 811-4198 Japan;
PLL; jitter; delay clock; lock-in range; digital;
机译:使用多相时钟分频器的低抖动分频比可变数字PLL
机译:基于相状态存储器和双时钟边沿检测的分频比可变数字PLL
机译:亚皮秒抖动PLL,用于在0.12-μm数字CMOS中生成时钟
机译:使用VCO作为基本时钟源的分频比可变数字PLL
机译:用于时钟发生器的低抖动PLL,具有使用DC-DC电容转换器的对电源噪声不敏感的VCO。
机译:用单个光脉冲延迟人的生物钟的相位并适当延迟睡眠/黑暗发作:不影响虹膜颜色
机译:采用FIR嵌入式分频器生成数字时钟的小数N分频pLL